JPH08212057A - 全加算器 - Google Patents
全加算器Info
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- JPH08212057A JPH08212057A JP7039103A JP3910395A JPH08212057A JP H08212057 A JPH08212057 A JP H08212057A JP 7039103 A JP7039103 A JP 7039103A JP 3910395 A JP3910395 A JP 3910395A JP H08212057 A JPH08212057 A JP H08212057A
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Abstract
(57)【要約】
【目的】 少ない数のトランジスタで全加算器を構成で
きるようにする。 【構成】 被加数信号Ａn と加数信号Ｂn とを入力して
排他的論理和の反転信号を求めるＸＮＯＲ回路１と、同
じく被加数信号Ａn と加数信号Ｂn とを入力して排他的
論理和を求めるＸＯＲ回路２と、上記ＸＮＯＲ回路１お
よびＸＯＲ回路２の出力信号に応じて上記被加数信号Ａ
n またはすぐ下の桁からの桁上げ信号Ｃn-1 のうちの何
れかを次の桁への桁上げ信号Ｃn として出力する第１お
よび第２のスイッチ回路Ｓ１，Ｓ２と、上記ＸＮＯＲ回
路１およびＸＯＲ回路２の出力信号に応じて上記桁上げ
信号Ｃn-1 またはそれを反転回路３で反転した信号のう
ちの何れかを和出力信号Ｓn として出力する第３および
第４のスイッチ回路Ｓ３，Ｓ４とにより全加算器を構成
することにより、多数のトランジスタで構成される論理
回路を大幅にスイッチ回路に置き換えることができるよ
うにして、全体として使用するＭＯＳトランジスタの数
を従来よりも少なくできるようにする。
きるようにする。 【構成】 被加数信号Ａn と加数信号Ｂn とを入力して
排他的論理和の反転信号を求めるＸＮＯＲ回路１と、同
じく被加数信号Ａn と加数信号Ｂn とを入力して排他的
論理和を求めるＸＯＲ回路２と、上記ＸＮＯＲ回路１お
よびＸＯＲ回路２の出力信号に応じて上記被加数信号Ａ
n またはすぐ下の桁からの桁上げ信号Ｃn-1 のうちの何
れかを次の桁への桁上げ信号Ｃn として出力する第１お
よび第２のスイッチ回路Ｓ１，Ｓ２と、上記ＸＮＯＲ回
路１およびＸＯＲ回路２の出力信号に応じて上記桁上げ
信号Ｃn-1 またはそれを反転回路３で反転した信号のう
ちの何れかを和出力信号Ｓn として出力する第３および
第４のスイッチ回路Ｓ３，Ｓ４とにより全加算器を構成
することにより、多数のトランジスタで構成される論理
回路を大幅にスイッチ回路に置き換えることができるよ
うにして、全体として使用するＭＯＳトランジスタの数
を従来よりも少なくできるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、全加算器に関するもの
である。
である。
【０００２】
【従来の技術】デジタル信号の論理値を求める回路にお
いては、２桁目以上の加算を行わせるようにする論理回
路として全加算器が用いられている。
いては、２桁目以上の加算を行わせるようにする論理回
路として全加算器が用いられている。
【０００３】図５に従来の全加算器の構成例を示す。図
５から明らかなように、従来の全加算器は、２つの半加
算器５１、５２と１つのＯＲ（論理和）回路５３とによ
り構成されている。そして、上記２つの半加算器のう
ち、第１の半加算器５１は、１つのＸＯＲ（排他的論理
和）回路５４と１つのＡＮＤ（論理積）回路５５とによ
り構成されている。また、第２の半加算器５２も同様
に、１つのＸＯＲ回路５６と１つのＡＮＤ回路５７とに
より構成されている。
５から明らかなように、従来の全加算器は、２つの半加
算器５１、５２と１つのＯＲ（論理和）回路５３とによ
り構成されている。そして、上記２つの半加算器のう
ち、第１の半加算器５１は、１つのＸＯＲ（排他的論理
和）回路５４と１つのＡＮＤ（論理積）回路５５とによ
り構成されている。また、第２の半加算器５２も同様
に、１つのＸＯＲ回路５６と１つのＡＮＤ回路５７とに
より構成されている。
【０００４】このような構成の全加算器において、被加
数入力Ａn と加数入力Ｂn とすぐ下の桁からの桁上げ入
力Ｃn-1 とを用いて全加算を行う場合（ｎは２つの数
Ａ，Ｂがｎ番目の桁の数であることを示す）、まず、２
つの論理信号Ａn ，Ｂn は、第１の半加算器５１のＸＯ
Ｒ回路５４とＡＮＤ回路５５とにそれぞれ入力される。
そして、ＸＯＲ回路５４により上記入力された論理信号
Ａn ，Ｂn の排他的論理和Ｓn'が求められるとともに、
ＡＮＤ回路５５により第１のキャリＣn'が求められる。
数入力Ａn と加数入力Ｂn とすぐ下の桁からの桁上げ入
力Ｃn-1 とを用いて全加算を行う場合（ｎは２つの数
Ａ，Ｂがｎ番目の桁の数であることを示す）、まず、２
つの論理信号Ａn ，Ｂn は、第１の半加算器５１のＸＯ
Ｒ回路５４とＡＮＤ回路５５とにそれぞれ入力される。
そして、ＸＯＲ回路５４により上記入力された論理信号
Ａn ，Ｂn の排他的論理和Ｓn'が求められるとともに、
ＡＮＤ回路５５により第１のキャリＣn'が求められる。
【０００５】上記ＸＯＲ回路５６により求められた排他
的論理和Ｓn'は、第２の半加算器５２のＸＯＲ回路５６
とＡＮＤ回路５７との一方の入力端子にそれぞれ入力さ
れる。また、上記ＸＯＲ回路５６とＡＮＤ回路５７の他
方の入力端子には、上記すぐ下の桁からの桁上げ入力Ｃ
n-1 がそれぞれ入力される。そして、これらのＸＯＲ回
路５６とＡＮＤ回路５７とにより、上述の第１の半加算
器５１と同様にして、上記入力された排他的論理和Ｓn'
とすぐ下の桁からの桁上げ入力Ｃn-1 とのバイナリ加算
が行われ、和出力Ｓn と第２のキャリＣn"とが求められ
る。
的論理和Ｓn'は、第２の半加算器５２のＸＯＲ回路５６
とＡＮＤ回路５７との一方の入力端子にそれぞれ入力さ
れる。また、上記ＸＯＲ回路５６とＡＮＤ回路５７の他
方の入力端子には、上記すぐ下の桁からの桁上げ入力Ｃ
n-1 がそれぞれ入力される。そして、これらのＸＯＲ回
路５６とＡＮＤ回路５７とにより、上述の第１の半加算
器５１と同様にして、上記入力された排他的論理和Ｓn'
とすぐ下の桁からの桁上げ入力Ｃn-1 とのバイナリ加算
が行われ、和出力Ｓn と第２のキャリＣn"とが求められ
る。
【０００６】上記ＡＮＤ回路５７により求められた第２
のキャリＣn"は、上記ＡＮＤ回路５５により求められた
第１のキャリＣn'と共にＯＲ回路５３に入力され、ここ
で論理和がとられる。そして、このＯＲ回路５３による
演算結果がもう１つ上の桁への桁上げ出力Ｃn として出
力される。また、上記ＸＯＲ回路５６により求められた
和出力Ｓn は、３つの入力である被加数入力Ａn 、加数
入力Ｂn および桁上げ入力Ｃn-1 の最終的な加算結果と
して出力される。このようにして、表１に示すような真
理値表に基づく全加算が行われる。
のキャリＣn"は、上記ＡＮＤ回路５５により求められた
第１のキャリＣn'と共にＯＲ回路５３に入力され、ここ
で論理和がとられる。そして、このＯＲ回路５３による
演算結果がもう１つ上の桁への桁上げ出力Ｃn として出
力される。また、上記ＸＯＲ回路５６により求められた
和出力Ｓn は、３つの入力である被加数入力Ａn 、加数
入力Ｂn および桁上げ入力Ｃn-1 の最終的な加算結果と
して出力される。このようにして、表１に示すような真
理値表に基づく全加算が行われる。
【０００７】
【表１】
【０００８】
【発明が解決しようとする課題】一般に、ＸＯＲ回路、
反転回路（ＮＯＴ回路）、ＮＯＲ回路およびＮＡＮＤ回
路は、それぞれ図２の（ｂ）（ｃ）（ｄ）（ｅ）のよう
に構成されている。すなわち、ＸＯＲ回路は２つのＭＯ
Ｓトランジスタにより構成され、反転回路は２つのＭＯ
Ｓトランジスタにより構成され、ＮＯＲ回路は４つのＭ
ＯＳトランジスタにより構成され、ＮＡＮＤ回路は４つ
のＭＯＳトランジスタにより構成されている。
反転回路（ＮＯＴ回路）、ＮＯＲ回路およびＮＡＮＤ回
路は、それぞれ図２の（ｂ）（ｃ）（ｄ）（ｅ）のよう
に構成されている。すなわち、ＸＯＲ回路は２つのＭＯ
Ｓトランジスタにより構成され、反転回路は２つのＭＯ
Ｓトランジスタにより構成され、ＮＯＲ回路は４つのＭ
ＯＳトランジスタにより構成され、ＮＡＮＤ回路は４つ
のＭＯＳトランジスタにより構成されている。
【０００９】ここで、図２（ｂ）のＸＯＲ回路におい
て、入力Ｘの反転信号Ｘバーを得るには、入力Ｘの値を
反転させるための反転回路が必要である。そして、この
反転回路は、図２（ｃ）のように構成されている。ま
た、図５に示したように、２つのＸＯＲ回路５４、５６
は直列的に接続されており、それぞれに入力される値は
異なるので、上記の反転回路は、図５のＸＯＲ回路５
４、５６のそれぞれに１つずつ必要になる。したがっ
て、ＸＯＲ回路５４、５６は、それぞれ４個のＭＯＳト
ランジスタが必要になる。
て、入力Ｘの反転信号Ｘバーを得るには、入力Ｘの値を
反転させるための反転回路が必要である。そして、この
反転回路は、図２（ｃ）のように構成されている。ま
た、図５に示したように、２つのＸＯＲ回路５４、５６
は直列的に接続されており、それぞれに入力される値は
異なるので、上記の反転回路は、図５のＸＯＲ回路５
４、５６のそれぞれに１つずつ必要になる。したがっ
て、ＸＯＲ回路５４、５６は、それぞれ４個のＭＯＳト
ランジスタが必要になる。
【００１０】また、図５のＯＲ回路５３は、図２（ｄ）
のＮＯＲ回路の後段に図２（ｃ）の反転回路を設けるこ
とにより構成されるものであるから、全部で６個のＭＯ
Ｓトランジスタが必要になる。また、図５のＡＮＤ回路
５５、５７は、それぞれ図２（ｅ）のＮＡＮＤ回路の後
段に図２（ｃ）の反転回路を設けることにより構成され
るものであるから、それぞれ６個のＭＯＳトランジスタ
が必要になる。
のＮＯＲ回路の後段に図２（ｃ）の反転回路を設けるこ
とにより構成されるものであるから、全部で６個のＭＯ
Ｓトランジスタが必要になる。また、図５のＡＮＤ回路
５５、５７は、それぞれ図２（ｅ）のＮＡＮＤ回路の後
段に図２（ｃ）の反転回路を設けることにより構成され
るものであるから、それぞれ６個のＭＯＳトランジスタ
が必要になる。
【００１１】したがって、図５のような全加算器を構成
するには、全部で２６個のＭＯＳトランジスタを備える
ことが必要となる。このように、従来の全加算器は、多
くのトランジスタを必要とするため、回路が複雑になっ
てしまい、そのため回路面積が大きくなってしまうとい
う問題があった。
するには、全部で２６個のＭＯＳトランジスタを備える
ことが必要となる。このように、従来の全加算器は、多
くのトランジスタを必要とするため、回路が複雑になっ
てしまい、そのため回路面積が大きくなってしまうとい
う問題があった。
【００１２】本発明は、このような問題を解決するため
に成されたものであり、少ないトランジスタで全加算器
を構成することができるようにすることを目的とする。
に成されたものであり、少ないトランジスタで全加算器
を構成することができるようにすることを目的とする。
【００１３】
【課題を解決するための手段】本発明の全加算器は、入
力端として被加数入力端、加数入力端および桁上げ入力
端の３つを有し、出力端として和出力端および桁上げ出
力端の２つを有する全加算器において、上記被加数入力
端および上記加数入力端から被加数信号および加数信号
を入力して排他的論理和の反転信号を求めるＸＮＯＲ回
路と、上記被加数入力端および上記加数入力端から被加
数信号および加数信号を入力して排他的論理和を求める
ＸＯＲ回路と、上記桁上げ入力端から入力されるすぐ下
の桁からの桁上げ信号の反転信号を求める反転回路と、
上記被加数入力端または上記加数入力端のうちの一方に
入力端子が接続され、上記ＸＮＯＲ回路の出力端子に制
御端子が接続され、上記桁上げ出力端に出力端子が接続
されており、上記制御端子に与えられる上記ＸＮＯＲ回
路の出力信号に応じて上記入力端子と上記出力端子との
間を導通する第１のスイッチ回路と、上記桁上げ入力端
に入力端子が接続され、上記ＸＯＲ回路の出力端子に制
御端子が接続され、上記桁上げ出力端に出力端子が接続
されており、上記制御端子に与えられる上記ＸＯＲ回路
の出力信号に応じて上記入力端子と上記出力端子との間
を導通する第２のスイッチ回路と、上記桁上げ入力端に
入力端子が接続され、上記ＸＮＯＲ回路の出力端子に制
御端子が接続され、上記和出力端に出力端子が接続され
ており、上記制御端子に与えられる上記ＸＮＯＲ回路の
出力信号に応じて上記入力端子と上記出力端子との間を
導通する第３のスイッチ回路と、上記反転回路の出力端
子に入力端子が接続され、上記ＸＯＲ回路の出力端子に
制御端子が接続され、上記和出力端に出力端子が接続さ
れており、上記制御端子に与えられる上記ＸＯＲ回路の
出力信号に応じて上記入力端子と上記出力端子との間を
導通する第４のスイッチ回路とにより構成されているこ
とを特徴とするものである。
力端として被加数入力端、加数入力端および桁上げ入力
端の３つを有し、出力端として和出力端および桁上げ出
力端の２つを有する全加算器において、上記被加数入力
端および上記加数入力端から被加数信号および加数信号
を入力して排他的論理和の反転信号を求めるＸＮＯＲ回
路と、上記被加数入力端および上記加数入力端から被加
数信号および加数信号を入力して排他的論理和を求める
ＸＯＲ回路と、上記桁上げ入力端から入力されるすぐ下
の桁からの桁上げ信号の反転信号を求める反転回路と、
上記被加数入力端または上記加数入力端のうちの一方に
入力端子が接続され、上記ＸＮＯＲ回路の出力端子に制
御端子が接続され、上記桁上げ出力端に出力端子が接続
されており、上記制御端子に与えられる上記ＸＮＯＲ回
路の出力信号に応じて上記入力端子と上記出力端子との
間を導通する第１のスイッチ回路と、上記桁上げ入力端
に入力端子が接続され、上記ＸＯＲ回路の出力端子に制
御端子が接続され、上記桁上げ出力端に出力端子が接続
されており、上記制御端子に与えられる上記ＸＯＲ回路
の出力信号に応じて上記入力端子と上記出力端子との間
を導通する第２のスイッチ回路と、上記桁上げ入力端に
入力端子が接続され、上記ＸＮＯＲ回路の出力端子に制
御端子が接続され、上記和出力端に出力端子が接続され
ており、上記制御端子に与えられる上記ＸＮＯＲ回路の
出力信号に応じて上記入力端子と上記出力端子との間を
導通する第３のスイッチ回路と、上記反転回路の出力端
子に入力端子が接続され、上記ＸＯＲ回路の出力端子に
制御端子が接続され、上記和出力端に出力端子が接続さ
れており、上記制御端子に与えられる上記ＸＯＲ回路の
出力信号に応じて上記入力端子と上記出力端子との間を
導通する第４のスイッチ回路とにより構成されているこ
とを特徴とするものである。
【００１４】本発明の他の特徴とするところは、上記Ｘ
ＮＯＲ回路および上記ＸＯＲ回路が、上記被加数信号お
よび上記加数信号が同時に入力されるように並列的に設
けられていることを特徴とするものである。
ＮＯＲ回路および上記ＸＯＲ回路が、上記被加数信号お
よび上記加数信号が同時に入力されるように並列的に設
けられていることを特徴とするものである。
【００１５】本発明のその他の特徴とするところは、入
力端として被加数入力端、加数入力端および桁上げ入力
端の３つを有し、出力端として和出力端および桁上げ出
力端の２つを有する全加算器において、上記被加数入力
端および上記加数入力端から被加数信号および加数信号
を入力して排他的論理和を求めるＸＯＲ回路と、上記Ｘ
ＯＲ回路により求められた排他的論理和の反転信号を求
める第１の反転回路と、上記桁上げ入力端から入力され
るすぐ下の桁からの桁上げ信号の反転信号を求める第２
の反転回路と、上記被加数入力端または上記加数入力端
のうちの一方に入力端子が接続され、上記第１の反転回
路の出力端子に制御端子が接続され、上記桁上げ出力端
に出力端子が接続されており、上記制御端子に与えられ
る上記第１の反転回路の出力信号に応じて上記入力端子
と上記出力端子との間を導通する第１のスイッチ回路
と、上記桁上げ入力端に入力端子が接続され、上記ＸＯ
Ｒ回路の出力端子に制御端子が接続され、上記桁上げ出
力端に出力端子が接続されており、上記制御端子に与え
られる上記ＸＯＲ回路の出力信号に応じて上記入力端子
と上記出力端子との間を導通する第２のスイッチ回路
と、上記桁上げ入力端に入力端子が接続され、上記第１
の反転回路の出力端子に制御端子が接続され、上記和出
力端に出力端子が接続されており、上記制御端子に与え
られる上記第１の反転回路の出力信号に応じて上記入力
端子と上記出力端子との間を導通する第３のスイッチ回
路と、上記第２の反転回路の出力端子に入力端子が接続
され、上記ＸＯＲ回路の出力端子に制御端子が接続さ
れ、上記和出力端に出力端子が接続されており、上記制
御端子に与えられる上記ＸＯＲ回路の出力信号に応じて
上記入力端子と上記出力端子との間を導通する第４のス
イッチ回路とにより構成されていることを特徴とするも
のである。
力端として被加数入力端、加数入力端および桁上げ入力
端の３つを有し、出力端として和出力端および桁上げ出
力端の２つを有する全加算器において、上記被加数入力
端および上記加数入力端から被加数信号および加数信号
を入力して排他的論理和を求めるＸＯＲ回路と、上記Ｘ
ＯＲ回路により求められた排他的論理和の反転信号を求
める第１の反転回路と、上記桁上げ入力端から入力され
るすぐ下の桁からの桁上げ信号の反転信号を求める第２
の反転回路と、上記被加数入力端または上記加数入力端
のうちの一方に入力端子が接続され、上記第１の反転回
路の出力端子に制御端子が接続され、上記桁上げ出力端
に出力端子が接続されており、上記制御端子に与えられ
る上記第１の反転回路の出力信号に応じて上記入力端子
と上記出力端子との間を導通する第１のスイッチ回路
と、上記桁上げ入力端に入力端子が接続され、上記ＸＯ
Ｒ回路の出力端子に制御端子が接続され、上記桁上げ出
力端に出力端子が接続されており、上記制御端子に与え
られる上記ＸＯＲ回路の出力信号に応じて上記入力端子
と上記出力端子との間を導通する第２のスイッチ回路
と、上記桁上げ入力端に入力端子が接続され、上記第１
の反転回路の出力端子に制御端子が接続され、上記和出
力端に出力端子が接続されており、上記制御端子に与え
られる上記第１の反転回路の出力信号に応じて上記入力
端子と上記出力端子との間を導通する第３のスイッチ回
路と、上記第２の反転回路の出力端子に入力端子が接続
され、上記ＸＯＲ回路の出力端子に制御端子が接続さ
れ、上記和出力端に出力端子が接続されており、上記制
御端子に与えられる上記ＸＯＲ回路の出力信号に応じて
上記入力端子と上記出力端子との間を導通する第４のス
イッチ回路とにより構成されていることを特徴とするも
のである。
【００１６】
【作用】本発明は上記技術手段より成るので、例えば１
つのＭＯＳトランジスタで構成されるスイッチ回路が４
個適当に配置されることにより、多数のＭＯＳトランジ
スタで構成される論理回路を多く用いた従来の全加算器
と同じ機能を、４個のスイッチ回路と小数の論理回路と
で実現することができるようになり、従来の全加算器に
おける論理回路を大幅にスイッチ回路に置き換えて全加
算器を構成することが可能となる。
つのＭＯＳトランジスタで構成されるスイッチ回路が４
個適当に配置されることにより、多数のＭＯＳトランジ
スタで構成される論理回路を多く用いた従来の全加算器
と同じ機能を、４個のスイッチ回路と小数の論理回路と
で実現することができるようになり、従来の全加算器に
おける論理回路を大幅にスイッチ回路に置き換えて全加
算器を構成することが可能となる。
【００１７】また、本発明の他の特徴によれば、ＸＮＯ
Ｒ回路とＸＯＲ回路に共に同じ信号が入力されるので、
その入力段に設けることが必要な反転回路を上記ＸＮＯ
Ｒ回路とＸＯＲ回路とで共有することが可能となる。
Ｒ回路とＸＯＲ回路に共に同じ信号が入力されるので、
その入力段に設けることが必要な反転回路を上記ＸＮＯ
Ｒ回路とＸＯＲ回路とで共有することが可能となる。
【００１８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本実施例の全加算器の構成を示す図で
ある。この全加算器は、被加数入力端４、加数入力端５
および桁上げ入力端６の３つの入力端から被加数信号Ａ
n 、加数信号Ｂn およびすぐ下の桁からの桁上げ信号
（キャリ）Ｃn-1 を入力して所定の演算を行い、桁上げ
出力端７および和出力端８の２つの出力端から次の桁へ
の桁上げ信号（キャリ）Ｃn および和出力信号Ｓn を全
加算の演算結果として出力するものである。
明する。図１は、本実施例の全加算器の構成を示す図で
ある。この全加算器は、被加数入力端４、加数入力端５
および桁上げ入力端６の３つの入力端から被加数信号Ａ
n 、加数信号Ｂn およびすぐ下の桁からの桁上げ信号
（キャリ）Ｃn-1 を入力して所定の演算を行い、桁上げ
出力端７および和出力端８の２つの出力端から次の桁へ
の桁上げ信号（キャリ）Ｃn および和出力信号Ｓn を全
加算の演算結果として出力するものである。
【００１９】図１に示されるように、本実施例の全加算
器は、ＸＮＯＲ回路１、ＸＯＲ回路２、反転回路３およ
びそれぞれ１個のＭＯＳトランジスタから成る第１〜第
４のスイッチ回路Ｓ１〜Ｓ４により次のように構成され
ている。
器は、ＸＮＯＲ回路１、ＸＯＲ回路２、反転回路３およ
びそれぞれ１個のＭＯＳトランジスタから成る第１〜第
４のスイッチ回路Ｓ１〜Ｓ４により次のように構成され
ている。
【００２０】すなわち、本実施例の全加算器では、ま
ず、被加数信号Ａn と加数信号Ｂn を入力して排他的論
理和の反転信号を求めるＸＮＯＲ回路１と、同じく被加
数信号Ａn と加数信号Ｂn とを入力して排他的論理和を
求めるＸＯＲ回路２とを並列的に設けている。
ず、被加数信号Ａn と加数信号Ｂn を入力して排他的論
理和の反転信号を求めるＸＮＯＲ回路１と、同じく被加
数信号Ａn と加数信号Ｂn とを入力して排他的論理和を
求めるＸＯＲ回路２とを並列的に設けている。
【００２１】また、第１のスイッチ回路Ｓ１は、その入
力端子が上記被加数入力端４に接続され、制御端子が上
記ＸＮＯＲ回路１の出力端子に接続され、出力端子が上
記桁上げ出力端７に接続されており、ＸＮＯＲ回路１か
ら出力される信号に応じてオン状態にされるようになっ
ている。また、第２のスイッチ回路Ｓ２は、その入力端
子が上記桁上げ入力端６に接続され、制御端子が上記Ｘ
ＯＲ回路２の出力端子に接続され、出力端子が上記桁上
げ出力端７に接続されており、ＸＯＲ回路２から出力さ
れる信号に応じてオン状態にされるようになっている。
力端子が上記被加数入力端４に接続され、制御端子が上
記ＸＮＯＲ回路１の出力端子に接続され、出力端子が上
記桁上げ出力端７に接続されており、ＸＮＯＲ回路１か
ら出力される信号に応じてオン状態にされるようになっ
ている。また、第２のスイッチ回路Ｓ２は、その入力端
子が上記桁上げ入力端６に接続され、制御端子が上記Ｘ
ＯＲ回路２の出力端子に接続され、出力端子が上記桁上
げ出力端７に接続されており、ＸＯＲ回路２から出力さ
れる信号に応じてオン状態にされるようになっている。
【００２２】これにより、第１のスイッチ回路Ｓ１に入
力される被加数信号Ａn および第２のスイッチ回路Ｓ２
に入力される桁上げ信号Ｃn-1 は共に、それぞれのスイ
ッチ回路がオン状態の時に次の桁への桁上げ信号Ｃn と
して出力される。つまり、本実施例の全加算器に入力さ
れる被加数信号Ａn および加数信号Ｂn に応じて第１の
スイッチ回路Ｓ１または第２のスイッチ回路Ｓ２の何れ
かがオンにされる。これにより、上記第１のスイッチ回
路Ｓ１または第２のスイッチ回路Ｓ２に入力される被加
数信号Ａn またはすぐ下の桁からの桁上げ信号Ｃn-1 の
何れかが次の桁への桁上げ信号Ｃn として出力される。
力される被加数信号Ａn および第２のスイッチ回路Ｓ２
に入力される桁上げ信号Ｃn-1 は共に、それぞれのスイ
ッチ回路がオン状態の時に次の桁への桁上げ信号Ｃn と
して出力される。つまり、本実施例の全加算器に入力さ
れる被加数信号Ａn および加数信号Ｂn に応じて第１の
スイッチ回路Ｓ１または第２のスイッチ回路Ｓ２の何れ
かがオンにされる。これにより、上記第１のスイッチ回
路Ｓ１または第２のスイッチ回路Ｓ２に入力される被加
数信号Ａn またはすぐ下の桁からの桁上げ信号Ｃn-1 の
何れかが次の桁への桁上げ信号Ｃn として出力される。
【００２３】また、第３のスイッチ回路Ｓ３は、その入
力端子が上記桁上げ入力端６に接続され、制御端子が上
記ＸＮＯＲ回路１の出力端子に接続され、出力端子が上
記和出力端８に接続されており、ＸＮＯＲ回路１から出
力される信号に応じてオン状態にされるようになってい
る。また、第４のスイッチ回路Ｓ４は、その入力端子が
反転回路３の出力端子に接続され、制御端子が上記ＸＯ
Ｒ回路２の出力端子に接続され、出力端子が上記和出力
端８に接続されており、ＸＯＲ回路２から出力される信
号に応じてオン状態にされるようになっている。ここ
で、上記反転回路３は、上記桁上げ入力端６から入力さ
れるすぐ下の桁からの桁上げ信号Ｃn-1 の反転信号を求
めるものである。
力端子が上記桁上げ入力端６に接続され、制御端子が上
記ＸＮＯＲ回路１の出力端子に接続され、出力端子が上
記和出力端８に接続されており、ＸＮＯＲ回路１から出
力される信号に応じてオン状態にされるようになってい
る。また、第４のスイッチ回路Ｓ４は、その入力端子が
反転回路３の出力端子に接続され、制御端子が上記ＸＯ
Ｒ回路２の出力端子に接続され、出力端子が上記和出力
端８に接続されており、ＸＯＲ回路２から出力される信
号に応じてオン状態にされるようになっている。ここ
で、上記反転回路３は、上記桁上げ入力端６から入力さ
れるすぐ下の桁からの桁上げ信号Ｃn-1 の反転信号を求
めるものである。
【００２４】これにより、第３のスイッチ回路Ｓ３に入
力されるすぐ下の桁からの桁上げ信号Ｃn-1 および第４
のスイッチ回路Ｓ４に入力される桁上げ信号Ｃn-1 の反
転信号は共に、それぞれのスイッチ回路がオン状態の時
に、被加数信号Ａn と加数信号Ｂn と桁上げ信号Ｃn-1
の最終的な加算結果である和出力信号Ｓn として出力さ
れる。
力されるすぐ下の桁からの桁上げ信号Ｃn-1 および第４
のスイッチ回路Ｓ４に入力される桁上げ信号Ｃn-1 の反
転信号は共に、それぞれのスイッチ回路がオン状態の時
に、被加数信号Ａn と加数信号Ｂn と桁上げ信号Ｃn-1
の最終的な加算結果である和出力信号Ｓn として出力さ
れる。
【００２５】つまり、本全加算器に入力される被加数信
号Ａn および加数信号Ｂn に応じて第３のスイッチ回路
Ｓ３または第４のスイッチ回路Ｓ４の何れかがオンにさ
れる。これにより、上記第３のスイッチ回路Ｓ３または
第４のスイッチ回路Ｓ４に入力されるすぐ下の桁からの
桁上げ信号Ｃn-1 またはその反転信号の何れかが和出力
信号Ｓn として出力される。
号Ａn および加数信号Ｂn に応じて第３のスイッチ回路
Ｓ３または第４のスイッチ回路Ｓ４の何れかがオンにさ
れる。これにより、上記第３のスイッチ回路Ｓ３または
第４のスイッチ回路Ｓ４に入力されるすぐ下の桁からの
桁上げ信号Ｃn-1 またはその反転信号の何れかが和出力
信号Ｓn として出力される。
【００２６】本実施例の全加算器を以上のように構成す
ることにより、上記した表１と同じ結果を得ることがで
きる。このことは、３つの入力である被加数信号Ａn 、
加数信号Ｂn 、およびすぐ下の桁からの桁上げ信号Ｃ
n-1 にそれぞれ“０”または“１”の値を当てはめてみ
ることによって確認することができるが、以下では、表
１に示した８通りの組み合わせのうちの一部を例にとっ
て説明する。
ることにより、上記した表１と同じ結果を得ることがで
きる。このことは、３つの入力である被加数信号Ａn 、
加数信号Ｂn 、およびすぐ下の桁からの桁上げ信号Ｃ
n-1 にそれぞれ“０”または“１”の値を当てはめてみ
ることによって確認することができるが、以下では、表
１に示した８通りの組み合わせのうちの一部を例にとっ
て説明する。
【００２７】例えば、被加数信号Ａn 、加数信号Ｂn お
よび桁上げ信号Ｃn-1 の値が全て“０”であるとする。
この場合、ＸＮＯＲ回路１では、被加数信号Ａn と加数
信号Ｂn との排他的論理和の反転がとられることによ
り、ＸＮＯＲ回路１の出力値は“１”となる。また、Ｘ
ＯＲ回路２では、被加数信号Ａn と加数信号Ｂn との排
他的論理和がとられることにより、ＸＯＲ回路２の出力
値は“０”となる。したがって、第１のスイッチ回路Ｓ
１と第３のスイッチ回路Ｓ３とがオンになり、第２のス
イッチ回路Ｓ２と第４のスイッチ回路Ｓ４とがオフにな
る。
よび桁上げ信号Ｃn-1 の値が全て“０”であるとする。
この場合、ＸＮＯＲ回路１では、被加数信号Ａn と加数
信号Ｂn との排他的論理和の反転がとられることによ
り、ＸＮＯＲ回路１の出力値は“１”となる。また、Ｘ
ＯＲ回路２では、被加数信号Ａn と加数信号Ｂn との排
他的論理和がとられることにより、ＸＯＲ回路２の出力
値は“０”となる。したがって、第１のスイッチ回路Ｓ
１と第３のスイッチ回路Ｓ３とがオンになり、第２のス
イッチ回路Ｓ２と第４のスイッチ回路Ｓ４とがオフにな
る。
【００２８】このとき、上記第１のスイッチ回路Ｓ１に
は被加数信号Ａn が入力されているので、この被加数信
号Ａn の値“０”が次の桁への桁上げ信号Ｃn として出
力される。また、上記第３のスイッチ回路Ｓ３には、す
ぐ下の桁からの桁上げ信号Ｃn-1 が入力されているの
で、この桁上げ信号Ｃn-1 の値“０”が和出力信号Ｓn
として出力される。
は被加数信号Ａn が入力されているので、この被加数信
号Ａn の値“０”が次の桁への桁上げ信号Ｃn として出
力される。また、上記第３のスイッチ回路Ｓ３には、す
ぐ下の桁からの桁上げ信号Ｃn-1 が入力されているの
で、この桁上げ信号Ｃn-1 の値“０”が和出力信号Ｓn
として出力される。
【００２９】また、被加数信号Ａn 、加数信号Ｂn およ
び桁上げ信号Ｃn-1 の値がそれぞれ“０”“１”“０”
であるとする。この場合、ＸＮＯＲ回路１では、被加数
信号Ａn と加数信号Ｂn との排他的論理和の反転がとら
れることにより、ＸＮＯＲ回路１の出力値は“０”とな
る。また、ＸＯＲ回路２では、被加数信号Ａn と加数信
号Ｂn との排他的論理和がとられることにより、ＸＯＲ
回路２の出力値は“１”となる。したがって、第１のス
イッチ回路Ｓ１と第３のスイッチ回路Ｓ３とがオフにな
り、第２のスイッチ回路Ｓ２と第４のスイッチ回路Ｓ４
とがオンになる。
び桁上げ信号Ｃn-1 の値がそれぞれ“０”“１”“０”
であるとする。この場合、ＸＮＯＲ回路１では、被加数
信号Ａn と加数信号Ｂn との排他的論理和の反転がとら
れることにより、ＸＮＯＲ回路１の出力値は“０”とな
る。また、ＸＯＲ回路２では、被加数信号Ａn と加数信
号Ｂn との排他的論理和がとられることにより、ＸＯＲ
回路２の出力値は“１”となる。したがって、第１のス
イッチ回路Ｓ１と第３のスイッチ回路Ｓ３とがオフにな
り、第２のスイッチ回路Ｓ２と第４のスイッチ回路Ｓ４
とがオンになる。
【００３０】このとき、上記第２のスイッチ回路Ｓ２に
は、すぐ下の桁からの桁上げ信号Ｃn-1 が入力されてい
るので、この桁上げ信号Ｃn-1 の値“０”が次の桁への
桁上げ信号Ｃn として出力される。また、上記第４のス
イッチ回路Ｓ４には、上記桁上げ信号Ｃn-1 の反転信号
が入力されているので、この桁上げ信号Ｃn-1 の反転信
号の値“１”が和出力信号Ｓn として出力される。
は、すぐ下の桁からの桁上げ信号Ｃn-1 が入力されてい
るので、この桁上げ信号Ｃn-1 の値“０”が次の桁への
桁上げ信号Ｃn として出力される。また、上記第４のス
イッチ回路Ｓ４には、上記桁上げ信号Ｃn-1 の反転信号
が入力されているので、この桁上げ信号Ｃn-1 の反転信
号の値“１”が和出力信号Ｓn として出力される。
【００３１】また、被加数信号Ａn 、加数信号Ｂn およ
び桁上げ信号Ｃn-1 の値が全て“１”であるとする。こ
の場合、ＸＮＯＲ回路１では、被加数信号Ａn と加数信
号Ｂn との排他的論理和の反転がとられることにより、
ＸＮＯＲ回路１の出力値は“１”となる。また、ＸＯＲ
回路２では、被加数信号Ａn と加数信号Ｂn との排他的
論理和がとられることにより、ＸＯＲ回路２の出力値は
“０”となる。したがって、第１のスイッチ回路Ｓ１と
第３のスイッチ回路Ｓ３とがオンになり、第２のスイッ
チ回路Ｓ２と第４のスイッチ回路Ｓ４とがオフになる。
び桁上げ信号Ｃn-1 の値が全て“１”であるとする。こ
の場合、ＸＮＯＲ回路１では、被加数信号Ａn と加数信
号Ｂn との排他的論理和の反転がとられることにより、
ＸＮＯＲ回路１の出力値は“１”となる。また、ＸＯＲ
回路２では、被加数信号Ａn と加数信号Ｂn との排他的
論理和がとられることにより、ＸＯＲ回路２の出力値は
“０”となる。したがって、第１のスイッチ回路Ｓ１と
第３のスイッチ回路Ｓ３とがオンになり、第２のスイッ
チ回路Ｓ２と第４のスイッチ回路Ｓ４とがオフになる。
【００３２】このとき、上記第１のスイッチ回路Ｓ１に
は被加数信号Ａn が入力されているので、この被加数信
号Ａn の値“１”が次の桁への桁上げ信号Ｃn として出
力される。また、上記第３のスイッチ回路Ｓ３には、す
ぐ下の桁からの桁上げ信号Ｃn-1 が入力されているの
で、この桁上げ信号Ｃn-1 の値“１”が和出力信号Ｓn
として出力される。
は被加数信号Ａn が入力されているので、この被加数信
号Ａn の値“１”が次の桁への桁上げ信号Ｃn として出
力される。また、上記第３のスイッチ回路Ｓ３には、す
ぐ下の桁からの桁上げ信号Ｃn-1 が入力されているの
で、この桁上げ信号Ｃn-1 の値“１”が和出力信号Ｓn
として出力される。
【００３３】なお、図１に示した構成では、被加数信号
Ａn を第１のスイッチ回路Ｓ１に入力するようにしてい
るが、被加数信号Ａn の代わりに加数信号Ｂn を第１の
スイッチ回路Ｓ１に入力するようにしても同じ結果が得
られる。
Ａn を第１のスイッチ回路Ｓ１に入力するようにしてい
るが、被加数信号Ａn の代わりに加数信号Ｂn を第１の
スイッチ回路Ｓ１に入力するようにしても同じ結果が得
られる。
【００３４】ところで、図１に示したＸＮＯＲ回路１、
ＸＯＲ回路２および反転回路３は、それぞれ図２の
（ａ）（ｂ）（ｃ）に示すように構成されている。ま
た、上述したように、４つのスイッチ回路Ｓ１〜Ｓ４
は、それぞれ１個のＭＯＳトランジスタで構成されてい
る。
ＸＯＲ回路２および反転回路３は、それぞれ図２の
（ａ）（ｂ）（ｃ）に示すように構成されている。ま
た、上述したように、４つのスイッチ回路Ｓ１〜Ｓ４
は、それぞれ１個のＭＯＳトランジスタで構成されてい
る。
【００３５】また、従来例のところで述べたように、図
２（ａ）（ｂ）に示す回路において入力Ｘの反転信号Ｘ
バーを得るには、入力Ｘの値を反転させるための回路が
必要であるが、本実施例では、上記ＸＮＯＲ回路１およ
びＸＯＲ回路２は並列的に設けられ、同じ被加数信号Ａ
n と加数信号Ｂn とが入力されているので、入力Ｘnの
反転信号Ｘn バーを得るための回路をＸＮＯＲ回路１と
ＸＯＲ回路２とで共有することができる。
２（ａ）（ｂ）に示す回路において入力Ｘの反転信号Ｘ
バーを得るには、入力Ｘの値を反転させるための回路が
必要であるが、本実施例では、上記ＸＮＯＲ回路１およ
びＸＯＲ回路２は並列的に設けられ、同じ被加数信号Ａ
n と加数信号Ｂn とが入力されているので、入力Ｘnの
反転信号Ｘn バーを得るための回路をＸＮＯＲ回路１と
ＸＯＲ回路２とで共有することができる。
【００３６】したがって、図１のような全加算器は、実
際には、図３に示すように全部で１２個のＭＯＳトラン
ジスタで構成することができる。このように、従来は全
加算器を構成するのに全部で２６個のＭＯＳトランジス
タが必要であったのに対して、本実施例によれば、１２
個のＭＯＳトランジスタで全加算器を構成することがで
き、トランジスタの使用個数を減らすことができる。
際には、図３に示すように全部で１２個のＭＯＳトラン
ジスタで構成することができる。このように、従来は全
加算器を構成するのに全部で２６個のＭＯＳトランジス
タが必要であったのに対して、本実施例によれば、１２
個のＭＯＳトランジスタで全加算器を構成することがで
き、トランジスタの使用個数を減らすことができる。
【００３７】また、図３からも分かるように、本実施例
の全加算器では、上下の対称性に優れているので、各ト
ランジスタの配置がしやすくなり、これにより、配線を
容易にすることもできる。したがって、回路構成を簡素
化することができ、回路面積を小さくすることができ
る。
の全加算器では、上下の対称性に優れているので、各ト
ランジスタの配置がしやすくなり、これにより、配線を
容易にすることもできる。したがって、回路構成を簡素
化することができ、回路面積を小さくすることができ
る。
【００３８】さらに、図５に示した従来の全加算器で
は、第１の半加算器５１による論理演算と第２の半加算
器５２による論理演算とＯＲ回路５３による論理演算と
の３段階に分けて全加算を行っている。これに対して、
本実施例では、ＸＮＯＲ回路１による論理演算とＸＯＲ
回路２による論理演算と反転回路３による論理演算とを
並列的に行い、その後に第１〜第４のスイッチ回路Ｓ１
〜Ｓ４により適当な信号を選択するという２段階の処理
で全加算を行っている。しかも、信号の選択は、各スイ
ッチ回路Ｓ１〜Ｓ２のオン／オフを切り換えるだけで行
うことが可能であるので、全加算の演算速度を向上させ
ることができる。
は、第１の半加算器５１による論理演算と第２の半加算
器５２による論理演算とＯＲ回路５３による論理演算と
の３段階に分けて全加算を行っている。これに対して、
本実施例では、ＸＮＯＲ回路１による論理演算とＸＯＲ
回路２による論理演算と反転回路３による論理演算とを
並列的に行い、その後に第１〜第４のスイッチ回路Ｓ１
〜Ｓ４により適当な信号を選択するという２段階の処理
で全加算を行っている。しかも、信号の選択は、各スイ
ッチ回路Ｓ１〜Ｓ２のオン／オフを切り換えるだけで行
うことが可能であるので、全加算の演算速度を向上させ
ることができる。
【００３９】なお、以上の実施例では、ＸＮＯＲ回路１
およびＸＯＲ回路２により、被加数信号Ａn および加数
信号Ｂn の排他的論理和とその反転信号とを得るように
している。これに対し、図４に示すように、ＸＯＲ回路
２と反転回路９とを直列的に接続し、ＸＯＲ回路２によ
り排他的論理和を得るとともに、反転回路９によりその
反転信号を得るようにしてもよい。
およびＸＯＲ回路２により、被加数信号Ａn および加数
信号Ｂn の排他的論理和とその反転信号とを得るように
している。これに対し、図４に示すように、ＸＯＲ回路
２と反転回路９とを直列的に接続し、ＸＯＲ回路２によ
り排他的論理和を得るとともに、反転回路９によりその
反転信号を得るようにしてもよい。
【００４０】この場合も、全加算器を構成するのに使用
するトランジスタの個数は１２個であり、従来の２６個
に比べてトランジスタの使用個数を少なくすることがで
きる。したがって、図４のように全加算器を構成した場
合も、回路構成を簡素化することができ、回路面積を小
さくすることができる。
するトランジスタの個数は１２個であり、従来の２６個
に比べてトランジスタの使用個数を少なくすることがで
きる。したがって、図４のように全加算器を構成した場
合も、回路構成を簡素化することができ、回路面積を小
さくすることができる。
【００４１】
【発明の効果】本発明は上述したように、請求項１に記
載の発明によれば、４個のスイッチ回路を適当に配置す
ることにより、１個のＸＮＯＲ回路と１個のＸＯＲ回路
と１個の反転回路と上記４個のスイッチ回路とにより全
加算器を構成したので、多数のトランジスタで構成され
る論理回路の使用数を従来よりも減らすことができ、全
加算器を構成するのに使用するトランジスタの数を格段
に少なくすることができる。このため、全加算器の回路
面積を小さくすることができるとともに、配線を容易に
することができる。
載の発明によれば、４個のスイッチ回路を適当に配置す
ることにより、１個のＸＮＯＲ回路と１個のＸＯＲ回路
と１個の反転回路と上記４個のスイッチ回路とにより全
加算器を構成したので、多数のトランジスタで構成され
る論理回路の使用数を従来よりも減らすことができ、全
加算器を構成するのに使用するトランジスタの数を格段
に少なくすることができる。このため、全加算器の回路
面積を小さくすることができるとともに、配線を容易に
することができる。
【００４２】また、請求項２に記載の発明によれば、Ｘ
ＮＯＲ回路とＸＯＲ回路とを、それぞれの回路に被加数
信号と加数信号とが同時に入力されるように並列的に設
けたので、ＸＮＯＲ回路とＸＯＲ回路とでその入力段に
設けることが必要な反転回路を共有することができ、ト
ランジスタの使用数を更に減らすことができる。
ＮＯＲ回路とＸＯＲ回路とを、それぞれの回路に被加数
信号と加数信号とが同時に入力されるように並列的に設
けたので、ＸＮＯＲ回路とＸＯＲ回路とでその入力段に
設けることが必要な反転回路を共有することができ、ト
ランジスタの使用数を更に減らすことができる。
【００４３】また、請求項３に記載の発明によれば、４
個のスイッチ回路を適当に配置することにより、１個の
ＸＯＲ回路と２個の反転回路と上記４個のスイッチ回路
とにより全加算器を構成したので、多数のトランジスタ
で構成される論理回路の使用数を従来よりも減らすこと
ができ、全加算器を構成するのに使用するトランジスタ
の数を格段に少なくすることができる。このため、全加
算器の回路面積を小さくすることができるとともに、配
線を容易にすることができる。
個のスイッチ回路を適当に配置することにより、１個の
ＸＯＲ回路と２個の反転回路と上記４個のスイッチ回路
とにより全加算器を構成したので、多数のトランジスタ
で構成される論理回路の使用数を従来よりも減らすこと
ができ、全加算器を構成するのに使用するトランジスタ
の数を格段に少なくすることができる。このため、全加
算器の回路面積を小さくすることができるとともに、配
線を容易にすることができる。
【図１】本発明の一実施例である全加算器の構成を示す
図である。
図である。
【図２】図１および図５に示した各回路の具体的な構成
を示す図である。
を示す図である。
【図３】図１に示した全加算器をＭＯＳトランジスタを
用いて表現した場合の構成を示す図である。
用いて表現した場合の構成を示す図である。
【図４】本発明の他の実施例である全加算器の構成を示
す図である。
す図である。
【図５】従来の全加算器の構成を示す図である。
１ ＸＮＯＲ回路 ２ ＸＯＲ回路 ３ 反転回路 ４ 被加数入力端 ５ 加数入力端 ６ 桁上げ入力端 ７ 桁上げ出力端 ８ 和出力端 ９ 反転回路 Ｓ１〜Ｓ４ スイッチ回路
Claims (3)
- 【請求項１】 入力端として被加数入力端、加数入力端
および桁上げ入力端の３つを有し、出力端として和出力
端および桁上げ出力端の２つを有する全加算器におい
て、 上記被加数入力端および上記加数入力端から被加数信号
および加数信号を入力して排他的論理和の反転信号を求
めるＸＮＯＲ回路と、 上記被加数入力端および上記加数入力端から被加数信号
および加数信号を入力して排他的論理和を求めるＸＯＲ
回路と、 上記桁上げ入力端から入力されるすぐ下の桁からの桁上
げ信号の反転信号を求める反転回路と、 上記被加数入力端または上記加数入力端のうちの一方に
入力端子が接続され、上記ＸＮＯＲ回路の出力端子に制
御端子が接続され、上記桁上げ出力端に出力端子が接続
されており、上記制御端子に与えられる上記ＸＮＯＲ回
路の出力信号に応じて上記入力端子と上記出力端子との
間を導通する第１のスイッチ回路と、 上記桁上げ入力端に入力端子が接続され、上記ＸＯＲ回
路の出力端子に制御端子が接続され、上記桁上げ出力端
に出力端子が接続されており、上記制御端子に与えられ
る上記ＸＯＲ回路の出力信号に応じて上記入力端子と上
記出力端子との間を導通する第２のスイッチ回路と、 上記桁上げ入力端に入力端子が接続され、上記ＸＮＯＲ
回路の出力端子に制御端子が接続され、上記和出力端に
出力端子が接続されており、上記制御端子に与えられる
上記ＸＮＯＲ回路の出力信号に応じて上記入力端子と上
記出力端子との間を導通する第３のスイッチ回路と、 上記反転回路の出力端子に入力端子が接続され、上記Ｘ
ＯＲ回路の出力端子に制御端子が接続され、上記和出力
端に出力端子が接続されており、上記制御端子に与えら
れる上記ＸＯＲ回路の出力信号に応じて上記入力端子と
上記出力端子との間を導通する第４のスイッチ回路とに
より構成されていることを特徴とする全加算器。 - 【請求項２】 上記ＸＮＯＲ回路および上記ＸＯＲ回路
は、上記被加数信号および上記加数信号が同時に入力さ
れるように並列的に設けられていることを特徴とする請
求項１に記載の全加算器。 - 【請求項３】 入力端として被加数入力端、加数入力端
および桁上げ入力端の３つを有し、出力端として和出力
端および桁上げ出力端の２つを有する全加算器におい
て、 上記被加数入力端および上記加数入力端から被加数信号
および加数信号を入力して排他的論理和を求めるＸＯＲ
回路と、 上記ＸＯＲ回路により求められた排他的論理和の反転信
号を求める第１の反転回路と、 上記桁上げ入力端から入力されるすぐ下の桁からの桁上
げ信号の反転信号を求める第２の反転回路と、 上記被加数入力端または上記加数入力端のうちの一方に
入力端子が接続され、上記第１の反転回路の出力端子に
制御端子が接続され、上記桁上げ出力端に出力端子が接
続されており、上記制御端子に与えられる上記第１の反
転回路の出力信号に応じて上記入力端子と上記出力端子
との間を導通する第１のスイッチ回路と、 上記桁上げ入力端に入力端子が接続され、上記ＸＯＲ回
路の出力端子に制御端子が接続され、上記桁上げ出力端
に出力端子が接続されており、上記制御端子に与えられ
る上記ＸＯＲ回路の出力信号に応じて上記入力端子と上
記出力端子との間を導通する第２のスイッチ回路と、 上記桁上げ入力端に入力端子が接続され、上記第１の反
転回路の出力端子に制御端子が接続され、上記和出力端
に出力端子が接続されており、上記制御端子に与えられ
る上記第１の反転回路の出力信号に応じて上記入力端子
と上記出力端子との間を導通する第３のスイッチ回路
と、 上記第２の反転回路の出力端子に入力端子が接続され、
上記ＸＯＲ回路の出力端子に制御端子が接続され、上記
和出力端に出力端子が接続されており、上記制御端子に
与えられる上記ＸＯＲ回路の出力信号に応じて上記入力
端子と上記出力端子との間を導通する第４のスイッチ回
路とにより構成されていることを特徴とする全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039103A JPH08212057A (ja) | 1995-02-03 | 1995-02-03 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039103A JPH08212057A (ja) | 1995-02-03 | 1995-02-03 | 全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212057A true JPH08212057A (ja) | 1996-08-20 |
Family
ID=12543742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039103A Withdrawn JPH08212057A (ja) | 1995-02-03 | 1995-02-03 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08212057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448247B1 (ko) * | 2002-05-10 | 2004-09-13 | 주식회사 하이닉스반도체 | 반도체 장치의 전류모드 전가산기 |
| GB2401962A (en) * | 2003-05-23 | 2004-11-24 | Arithmatica Ltd | A sum bit generation circuit |
| US7260595B2 (en) | 2002-12-23 | 2007-08-21 | Arithmatica Limited | Logic circuit and method for carry and sum generation and method of designing such a logic circuit |
-
1995
- 1995-02-03 JP JP7039103A patent/JPH08212057A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448247B1 (ko) * | 2002-05-10 | 2004-09-13 | 주식회사 하이닉스반도체 | 반도체 장치의 전류모드 전가산기 |
| US7260595B2 (en) | 2002-12-23 | 2007-08-21 | Arithmatica Limited | Logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| GB2401962A (en) * | 2003-05-23 | 2004-11-24 | Arithmatica Ltd | A sum bit generation circuit |
| GB2401962B (en) * | 2003-05-23 | 2005-05-18 | Arithmatica Ltd | A sum bit generation circuit |
| US7170317B2 (en) | 2003-05-23 | 2007-01-30 | Arithmatica Limited | Sum bit generation circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |