JPH0460252B2 - - Google Patents
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- JPH0460252B2 JPH0460252B2 JP60216687A JP21668785A JPH0460252B2 JP H0460252 B2 JPH0460252 B2 JP H0460252B2 JP 60216687 A JP60216687 A JP 60216687A JP 21668785 A JP21668785 A JP 21668785A JP H0460252 B2 JPH0460252 B2 JP H0460252B2
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- signal
- gate
- supplied
- signal line
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Description
〔発明の技術分野〕
この発明は、加算器に係わるもので、特に桁上
げ選択加算器（Carry Select Adder、以下CSA
と略称する）に関する。 〔発明の技術的背景とその問題点〕 従来、CSAは例えば第９図ないし第１２図に
示すように構成されている。第９図は４ビツトの
フルアダー４FAで、このフルアダー４FAは、第
１０図に示す１ビツのフルアダーFAとマルチプ
レクサMPXとか構成されている。第１０図に示
す１ビツトのフルアダーFAは、オペランドＡ，
Ｂがそれぞれ供給されるアンドゲート１１および
ノアゲート１２、このアンドゲート１１およびノ
アゲート１２の出力がそれぞれ供給されるノアゲ
ート１３、このノアゲート１３の出力および前段
からのキヤリー入力CIが供給され和出力Ｓを得
るエクスクルーシブオアゲート１４、上記ノアゲ
ート１３の出力が一方の入力端に供給され他方の
入力端に上記キヤリー入力CIがインバータ１５
を介して供給されるアンドゲート１６、および上
記ノアゲート１２の出力が一方の入力端に供給さ
れるとともに上記アンドゲート１６の出力が他方
の入力端に供給されるキヤリー出力COを得るノ
アゲート１７とから構成される。 また、上記マルチプレクサMPXは、前段から
のキヤリー入力CIに基づいて生成されるセレク
ト信号CS，によつて制御され、２つの信号
A1，B1の中から１つを選択して選択出力C1を得
るトランスフアゲート１８，１９から構成され
る。 そして、上記１ビツトのフルアダーFAを４個
縦続接続して形成した４ビツトのリプル・キヤリ
ーの並列加算器SA０，SA１のキヤリー入力端CI
にそれぞれ予め“０”および”１”を入力して演
算を行ない、下位桁からの真のキヤリーに基づい
てマルチプレクサMPXにより並列加算器SA０あ
るいはSA１の一方の演算結果選択する。この特、
並列加算器SA０，SA１のキヤリー出力COもい
ずれか一方が選択される。すなわち、真のキヤリ
ーが“０”であれば並列加算器SA０の出力が選
択され、真のキヤリーが“１”であれば並列加算
器SA１の出力が選択されるようになる。 上述したような４ビツトのフルアダー4FAを、
第１２図に示すように８個縦続接続すると32ビツ
トのフルアダーが構成できる。このように構成さ
れたCSAでは、前段からのキヤリー入力CIを待
たずにキヤリー入力Ｉが“０”の場合と“１”の
場合の演算の予め行なうのでリプル加算器に比べ
て高速動作が可能である。これにつては、例えば
「コンピユータの高速演算方式」Kai Hwang、
近代科学社、p.82〜85に記載されている。 しかし、CSAは高速動作が可能である反面、
ハードウエア量がリプル加算器の２倍以上となる
欠点がある。例えば前記第９図ないし第１２図に
示した回路をCMOS回路構成で形成したとする
と、１ビツトのフルアダーFAのトランジスタ数
は28、マルチプレクサMPXのトランジスタ数は
４であり、４ビツトのフルアダー4FAには248の
トランジスタが必要となる。このフルアダー4FA
を８個用いて形成した32ビツトのフルアダーには
1984個のトランジスタが必要となる。32ビツトの
リプル加算器のトランジスタ数は986であるので、
約2.2倍である。このためCSAのパターン占有面
積が大きくなり、ハードウエア量の制約が大きく
なるためマイクロ・コンピユータ・システム等に
はほとんど使用されていない。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、動作速度を低
下させることなく素子数を削減できるマンチエス
タ形桁上げ連鎖を用いた桁上げ選択加算器を提供
することである。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、一端から前段の第１のキヤリー
信号が入力され、他端から当該桁の第１のキヤリ
ー信号を出力する第１の信号線と、一端から前段
の第２のキヤリー信号が入力され、他端から当該
桁の第２のキヤリー信号を出力する第２の信号線
と、上記第１の信号線上に設けられる第１のトラ
ンスフアゲートと、上記第２の信号線上に設けら
れる第１のトランスフアゲートと、上記第１の信
号線と第１の電位供給源間に設けられる第１導電
型の第1MOSトランジスタと、上記第１の信号線
と第２の電位供給源間に設けられる第２導電型の
第2MOSトランジスタと、上記第２の信号線と上
記第１の電位供給源間に設けられる第１導電型の
第3MOSトランジスタと、上記第２の信号線と上
記第２の電位供給源間に設けられる第２導電型の
第4MOSトランジスタと、互いに逆相の関係にあ
る選択信号によつて制御され、上記前段から第
１、第２のキヤリー信号を一方を選択するマルチ
プレクサと、一方の入力端に上記マルチプレクサ
により選択されたキヤリー信号が供給され、当該
桁の和出力を得るエクスクルーシブオアゲート
と、第１のオペランドと第２のオペランドが供給
され、上記第１、第２オペランドの否定論理積信
号を上記第１、第3MOSトランジスタのゲートに
供給し、上記第１、第２オペランドの否定論理和
信号を上記第２、第4MOSトランジスタのゲート
に供給し、上記第１、第２オペランドの排他的論
理和信号を上記エクスクルーシブオアゲートの他
方の入力端に供給するとともに、この排他的論理
和信号に基づいて上記第１、第２のトランスフア
ゲートをオン／オフ制御する制御手段とでマンチ
エスタ形桁上げ連鎖を用いた桁上げ選択加算器を
構成し、上記第１、第２オペランドに基づいて、
上記制御手段で上記第１乃至第4MOSトランジス
タ及び上記第１、第２トランスフアゲートを選択
的にオン／オフ制御することにより、上記第１、
第２信号線の他端から当該桁の第１、第２のキヤ
リー信号を出力するように構成している。 ［発明の実施例］ まず、この発明に至る前段階の桁上げ選択加算
器について第１図乃至第５図を参照しつつ説明す
る。第１図は概略構成を示すブロツク図、第２図
は上記第１図の具体的な構成例を示す回路図、第
３図は上記第１図のマルチプレクサMPXの構成
例を示す図、第４図は上記第１図のアンドノアゲ
ートANR０、ANR１の構成例を示す図、第５図
は上記第１図のエクスクルーシブオアゲート
EOR０の構成例を示す図である。第１図におけ
るエクスクルーシブオアゲートEOR０には、オ
ペランドＡ，Ｂが供給される。このエクスクルー
シブオアゲートEOR０は、第５図に示すように
オペランドＡ，Ｂがそれぞれ供給されるアンドゲ
ート２０およびノアゲート２１と、これらアンド
ゲート２０およびノアゲート２１の出力が供給さ
れるノアゲート２２から成り、ノアゲート２２の
出力端からオペランドＡ，Ｂの排他的論理和Ｃ、
ノアゲート２１の出力端からオペランドＡ，Ｂの
否定論理和Ｄを得るように構成されている。上記
エクスクルーシブオアゲートEOR０から出力さ
れるオペランドＡ，Ｂの排他的論理和Ｃおよび否
定論理和Ｄはそれぞれ、第１、第２のアンノドア
ゲートANR０，ANR１に供給される。これらア
ンドノアゲートANR０，ANR１はそれぞれ、第
４図に示すように排他的論理和Ｃおよび前段から
のキヤリーCIが供給されるアンドゲート２３、
およびこのアンドゲート２３の出力と否定論理和
Ｃが供給されるノアゲート２４とから成る。そし
て、上記アンドノアゲートANR０，ANR１から
それぞれキヤリー出力CO０，CO１を得る。ま
た、前段からのキヤリー入力CI０，CI１はそれ
ぞれ、マルチプレクサMPXに供給される。この
マルチプレクサMPXは、第３図に示すようにセ
レクト信号CS，によつて制御されるトランス
フアゲート２５，２６から構成される。そして、
このマルチプレクサMPXの出力および前記エク
スクルーシブオアゲートEOR０の排他的論理和
Ｃが第２のエクスクルーシブオアゲートEOR１
に供給され、このエクスクルーシブオアゲート
EOR１から和出力Ｓを得る。 このように構成では、従来のように加算器を独
立に２個設け、その演算結果をマルチプレクサに
より選択するのではなく、キヤリーを生成するパ
スの回路（アンドオアゲートANR０，ANR１）
のみ２個設けているので、この分の素子数を削減
できる。なお、動作は従来のCSAと全く同じで
ある。 第６図は、前記第１図に示したフルアダー
FASを４段縦続接続して構成した４ビツトの
CSAを示しており、第７図はこの４ビツトの
CSAを８段縦続接続して構成した32ビツトの
CSAを示している。 上記第１図のフルアダーFASを構成するトラ
ンジスタ数（CMOS回路の場合）は36、４ビツ
トの場合は152、32ビツトの場合は1216であり、
従来に比べて大幅に削減できている。従つてパタ
ーン占有面積を小さくでき、ハードウエアの負担
を軽減できる。なお、動作速度は従来とほぼ同じ
である。 第８図は、この発明の一実施例に係わる桁上げ
選択加算器を示すもので、上述した説明ではリプ
ル加算を用いたCSAについて説明したが、この
実施例では上記リプル加算を用いたCSAの考え
方をマンチエスタ形桁上げ連鎖を用いたCSAに
拡張している。すなわち、オペランドＡ，Ｂはそ
れぞれ、ナンドゲート２７およびノアゲート２８
に供給される。上記ナンドゲート２７の出力は、
インバータ２９を介してノアゲート３０の一方の
入力端に供給される。このノアゲート３０の他方
の入力端には上記ノアゲート２８の出力が供給さ
れ、その出力がトランスフアゲートTG０，TG
１のを構成するＮチヤネル形MOSトランジスタ
の各ゲートおよびエクスクルーシブオアゲート３
１の一方の入力端に供給される。また、上記ノア
ゲート３０の出力は、インバータ３２を介して上
記トランスフアゲートTG０，TG１を構成する
Ｐチヤネル形MOSトランジスタの各ゲートに供
給される。上記トランスフアゲートTG０，TG
１の一端には、キヤリー入力CI０，CI１が供給
され、他端からキヤリー出力CO０，CO１を得る
ようになつている。トランスフアゲートTG０，
TG１の他端と電源Ｖ間にはそれぞれ、Ｐチヤネ
ル形のMOSトランジスタＰ０，Ｐ１が接続され、
これらのMOSトランジスタＰ０，Ｐ１のゲート
には上記ナンドゲート２７の出力が供給されて導
通制御される。また上記トランスフアゲートTG
０，TG１の他端と接地点間にはそれぞれ、Ｎチ
ヤネル形のMOSトランジスタＮ０，Ｎ１が接続
され、これらのMOSトランジスタＮ０，Ｎ１の
ゲートには上記ノアゲート２８の出力が供給され
る。そして、上記キヤリー入力CI０，CI１が選
択信号CS，によつて制御されるマルチプレク
サMPXに供給され、マルチプレクサMPXによつ
て選択されたキヤリー入力が上記エクスクルーシ
ブオアゲート３１の他方の入力端に供給されるこ
とにより、このエクスクルーシブオアゲート３１
から和出力Ｓが出力されるようにして成る。 上記のような構成において概略的な動作を説明
する。オペランドＡ，Ｂが“１”、“１”の時は、
ナンドゲート２７の出力が“０”レベル、ノアゲ
ート２８の出力は“０”レベルであり、ノアゲー
ト３０の出力が“０”レベルとなつてトランスフ
アゲートTG０，TG１はオフする。この時、ナ
ンドゲート２７の出力によりＰチヤネル形MOS
トランジスタＰ０，Ｐ１がオン、ノアゲート２８
の出力によりＮチヤネル形MOSトランジスタＮ
０，Ｎ１がオフする。従つて、キヤリー出力CO
０，CO１はともに“１”レベルとなる。
げ選択加算器（Carry Select Adder、以下CSA
と略称する）に関する。 〔発明の技術的背景とその問題点〕 従来、CSAは例えば第９図ないし第１２図に
示すように構成されている。第９図は４ビツトの
フルアダー４FAで、このフルアダー４FAは、第
１０図に示す１ビツのフルアダーFAとマルチプ
レクサMPXとか構成されている。第１０図に示
す１ビツトのフルアダーFAは、オペランドＡ，
Ｂがそれぞれ供給されるアンドゲート１１および
ノアゲート１２、このアンドゲート１１およびノ
アゲート１２の出力がそれぞれ供給されるノアゲ
ート１３、このノアゲート１３の出力および前段
からのキヤリー入力CIが供給され和出力Ｓを得
るエクスクルーシブオアゲート１４、上記ノアゲ
ート１３の出力が一方の入力端に供給され他方の
入力端に上記キヤリー入力CIがインバータ１５
を介して供給されるアンドゲート１６、および上
記ノアゲート１２の出力が一方の入力端に供給さ
れるとともに上記アンドゲート１６の出力が他方
の入力端に供給されるキヤリー出力COを得るノ
アゲート１７とから構成される。 また、上記マルチプレクサMPXは、前段から
のキヤリー入力CIに基づいて生成されるセレク
ト信号CS，によつて制御され、２つの信号
A1，B1の中から１つを選択して選択出力C1を得
るトランスフアゲート１８，１９から構成され
る。 そして、上記１ビツトのフルアダーFAを４個
縦続接続して形成した４ビツトのリプル・キヤリ
ーの並列加算器SA０，SA１のキヤリー入力端CI
にそれぞれ予め“０”および”１”を入力して演
算を行ない、下位桁からの真のキヤリーに基づい
てマルチプレクサMPXにより並列加算器SA０あ
るいはSA１の一方の演算結果選択する。この特、
並列加算器SA０，SA１のキヤリー出力COもい
ずれか一方が選択される。すなわち、真のキヤリ
ーが“０”であれば並列加算器SA０の出力が選
択され、真のキヤリーが“１”であれば並列加算
器SA１の出力が選択されるようになる。 上述したような４ビツトのフルアダー4FAを、
第１２図に示すように８個縦続接続すると32ビツ
トのフルアダーが構成できる。このように構成さ
れたCSAでは、前段からのキヤリー入力CIを待
たずにキヤリー入力Ｉが“０”の場合と“１”の
場合の演算の予め行なうのでリプル加算器に比べ
て高速動作が可能である。これにつては、例えば
「コンピユータの高速演算方式」Kai Hwang、
近代科学社、p.82〜85に記載されている。 しかし、CSAは高速動作が可能である反面、
ハードウエア量がリプル加算器の２倍以上となる
欠点がある。例えば前記第９図ないし第１２図に
示した回路をCMOS回路構成で形成したとする
と、１ビツトのフルアダーFAのトランジスタ数
は28、マルチプレクサMPXのトランジスタ数は
４であり、４ビツトのフルアダー4FAには248の
トランジスタが必要となる。このフルアダー4FA
を８個用いて形成した32ビツトのフルアダーには
1984個のトランジスタが必要となる。32ビツトの
リプル加算器のトランジスタ数は986であるので、
約2.2倍である。このためCSAのパターン占有面
積が大きくなり、ハードウエア量の制約が大きく
なるためマイクロ・コンピユータ・システム等に
はほとんど使用されていない。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、動作速度を低
下させることなく素子数を削減できるマンチエス
タ形桁上げ連鎖を用いた桁上げ選択加算器を提供
することである。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、一端から前段の第１のキヤリー
信号が入力され、他端から当該桁の第１のキヤリ
ー信号を出力する第１の信号線と、一端から前段
の第２のキヤリー信号が入力され、他端から当該
桁の第２のキヤリー信号を出力する第２の信号線
と、上記第１の信号線上に設けられる第１のトラ
ンスフアゲートと、上記第２の信号線上に設けら
れる第１のトランスフアゲートと、上記第１の信
号線と第１の電位供給源間に設けられる第１導電
型の第1MOSトランジスタと、上記第１の信号線
と第２の電位供給源間に設けられる第２導電型の
第2MOSトランジスタと、上記第２の信号線と上
記第１の電位供給源間に設けられる第１導電型の
第3MOSトランジスタと、上記第２の信号線と上
記第２の電位供給源間に設けられる第２導電型の
第4MOSトランジスタと、互いに逆相の関係にあ
る選択信号によつて制御され、上記前段から第
１、第２のキヤリー信号を一方を選択するマルチ
プレクサと、一方の入力端に上記マルチプレクサ
により選択されたキヤリー信号が供給され、当該
桁の和出力を得るエクスクルーシブオアゲート
と、第１のオペランドと第２のオペランドが供給
され、上記第１、第２オペランドの否定論理積信
号を上記第１、第3MOSトランジスタのゲートに
供給し、上記第１、第２オペランドの否定論理和
信号を上記第２、第4MOSトランジスタのゲート
に供給し、上記第１、第２オペランドの排他的論
理和信号を上記エクスクルーシブオアゲートの他
方の入力端に供給するとともに、この排他的論理
和信号に基づいて上記第１、第２のトランスフア
ゲートをオン／オフ制御する制御手段とでマンチ
エスタ形桁上げ連鎖を用いた桁上げ選択加算器を
構成し、上記第１、第２オペランドに基づいて、
上記制御手段で上記第１乃至第4MOSトランジス
タ及び上記第１、第２トランスフアゲートを選択
的にオン／オフ制御することにより、上記第１、
第２信号線の他端から当該桁の第１、第２のキヤ
リー信号を出力するように構成している。 ［発明の実施例］ まず、この発明に至る前段階の桁上げ選択加算
器について第１図乃至第５図を参照しつつ説明す
る。第１図は概略構成を示すブロツク図、第２図
は上記第１図の具体的な構成例を示す回路図、第
３図は上記第１図のマルチプレクサMPXの構成
例を示す図、第４図は上記第１図のアンドノアゲ
ートANR０、ANR１の構成例を示す図、第５図
は上記第１図のエクスクルーシブオアゲート
EOR０の構成例を示す図である。第１図におけ
るエクスクルーシブオアゲートEOR０には、オ
ペランドＡ，Ｂが供給される。このエクスクルー
シブオアゲートEOR０は、第５図に示すように
オペランドＡ，Ｂがそれぞれ供給されるアンドゲ
ート２０およびノアゲート２１と、これらアンド
ゲート２０およびノアゲート２１の出力が供給さ
れるノアゲート２２から成り、ノアゲート２２の
出力端からオペランドＡ，Ｂの排他的論理和Ｃ、
ノアゲート２１の出力端からオペランドＡ，Ｂの
否定論理和Ｄを得るように構成されている。上記
エクスクルーシブオアゲートEOR０から出力さ
れるオペランドＡ，Ｂの排他的論理和Ｃおよび否
定論理和Ｄはそれぞれ、第１、第２のアンノドア
ゲートANR０，ANR１に供給される。これらア
ンドノアゲートANR０，ANR１はそれぞれ、第
４図に示すように排他的論理和Ｃおよび前段から
のキヤリーCIが供給されるアンドゲート２３、
およびこのアンドゲート２３の出力と否定論理和
Ｃが供給されるノアゲート２４とから成る。そし
て、上記アンドノアゲートANR０，ANR１から
それぞれキヤリー出力CO０，CO１を得る。ま
た、前段からのキヤリー入力CI０，CI１はそれ
ぞれ、マルチプレクサMPXに供給される。この
マルチプレクサMPXは、第３図に示すようにセ
レクト信号CS，によつて制御されるトランス
フアゲート２５，２６から構成される。そして、
このマルチプレクサMPXの出力および前記エク
スクルーシブオアゲートEOR０の排他的論理和
Ｃが第２のエクスクルーシブオアゲートEOR１
に供給され、このエクスクルーシブオアゲート
EOR１から和出力Ｓを得る。 このように構成では、従来のように加算器を独
立に２個設け、その演算結果をマルチプレクサに
より選択するのではなく、キヤリーを生成するパ
スの回路（アンドオアゲートANR０，ANR１）
のみ２個設けているので、この分の素子数を削減
できる。なお、動作は従来のCSAと全く同じで
ある。 第６図は、前記第１図に示したフルアダー
FASを４段縦続接続して構成した４ビツトの
CSAを示しており、第７図はこの４ビツトの
CSAを８段縦続接続して構成した32ビツトの
CSAを示している。 上記第１図のフルアダーFASを構成するトラ
ンジスタ数（CMOS回路の場合）は36、４ビツ
トの場合は152、32ビツトの場合は1216であり、
従来に比べて大幅に削減できている。従つてパタ
ーン占有面積を小さくでき、ハードウエアの負担
を軽減できる。なお、動作速度は従来とほぼ同じ
である。 第８図は、この発明の一実施例に係わる桁上げ
選択加算器を示すもので、上述した説明ではリプ
ル加算を用いたCSAについて説明したが、この
実施例では上記リプル加算を用いたCSAの考え
方をマンチエスタ形桁上げ連鎖を用いたCSAに
拡張している。すなわち、オペランドＡ，Ｂはそ
れぞれ、ナンドゲート２７およびノアゲート２８
に供給される。上記ナンドゲート２７の出力は、
インバータ２９を介してノアゲート３０の一方の
入力端に供給される。このノアゲート３０の他方
の入力端には上記ノアゲート２８の出力が供給さ
れ、その出力がトランスフアゲートTG０，TG
１のを構成するＮチヤネル形MOSトランジスタ
の各ゲートおよびエクスクルーシブオアゲート３
１の一方の入力端に供給される。また、上記ノア
ゲート３０の出力は、インバータ３２を介して上
記トランスフアゲートTG０，TG１を構成する
Ｐチヤネル形MOSトランジスタの各ゲートに供
給される。上記トランスフアゲートTG０，TG
１の一端には、キヤリー入力CI０，CI１が供給
され、他端からキヤリー出力CO０，CO１を得る
ようになつている。トランスフアゲートTG０，
TG１の他端と電源Ｖ間にはそれぞれ、Ｐチヤネ
ル形のMOSトランジスタＰ０，Ｐ１が接続され、
これらのMOSトランジスタＰ０，Ｐ１のゲート
には上記ナンドゲート２７の出力が供給されて導
通制御される。また上記トランスフアゲートTG
０，TG１の他端と接地点間にはそれぞれ、Ｎチ
ヤネル形のMOSトランジスタＮ０，Ｎ１が接続
され、これらのMOSトランジスタＮ０，Ｎ１の
ゲートには上記ノアゲート２８の出力が供給され
る。そして、上記キヤリー入力CI０，CI１が選
択信号CS，によつて制御されるマルチプレク
サMPXに供給され、マルチプレクサMPXによつ
て選択されたキヤリー入力が上記エクスクルーシ
ブオアゲート３１の他方の入力端に供給されるこ
とにより、このエクスクルーシブオアゲート３１
から和出力Ｓが出力されるようにして成る。 上記のような構成において概略的な動作を説明
する。オペランドＡ，Ｂが“１”、“１”の時は、
ナンドゲート２７の出力が“０”レベル、ノアゲ
ート２８の出力は“０”レベルであり、ノアゲー
ト３０の出力が“０”レベルとなつてトランスフ
アゲートTG０，TG１はオフする。この時、ナ
ンドゲート２７の出力によりＰチヤネル形MOS
トランジスタＰ０，Ｐ１がオン、ノアゲート２８
の出力によりＮチヤネル形MOSトランジスタＮ
０，Ｎ１がオフする。従つて、キヤリー出力CO
０，CO１はともに“１”レベルとなる。
以上説明したようにこの発明によれば、動作速
度を低下させることなく素子数を削減できるマン
チエスタ形桁上げ連鎖を用いた桁上げ選択加算器
が得られる。
度を低下させることなく素子数を削減できるマン
チエスタ形桁上げ連鎖を用いた桁上げ選択加算器
が得られる。
第１図ないし第７図はこの発明に至る前段階の
桁上げ選択加算器について説明するための図、第
８図はこの発明の一実施例に係わる桁上げ選択加
算器について説明するための図、第９図ないし第
１２図はそれぞれ従来の桁上げ選択加算器につい
て説明するための図である。 Ａ，Ｂ……第１、第２のオペランド、EOR０
……第１のエクスクルーシブオアゲート、CI０，
CI１……第１、第２のキヤリー入力、ANR０，
ANR１……アンドノアゲート（第１、第２のキ
ヤリー生成手段）、CS，CS……セレクト信号
（選択信号）、MPX……マルチプレクサ（選択手
段）、EOR１……第２のエクスクルーシブオアゲ
ート。
桁上げ選択加算器について説明するための図、第
８図はこの発明の一実施例に係わる桁上げ選択加
算器について説明するための図、第９図ないし第
１２図はそれぞれ従来の桁上げ選択加算器につい
て説明するための図である。 Ａ，Ｂ……第１、第２のオペランド、EOR０
……第１のエクスクルーシブオアゲート、CI０，
CI１……第１、第２のキヤリー入力、ANR０，
ANR１……アンドノアゲート（第１、第２のキ
ヤリー生成手段）、CS，CS……セレクト信号
（選択信号）、MPX……マルチプレクサ（選択手
段）、EOR１……第２のエクスクルーシブオアゲ
ート。
Claims (1)
- 【特許請求の範囲】 １ 一端から前段の第１のキヤリー信号が入力さ
れ、他端から当該桁の第１のキヤリー信号を出力
する第１の信号線と、 一端から前段の第２のキヤリー信号が入力さ
れ、他端から当該桁の第２のキヤリー信号を出力
する第２の信号線と、 上記第１の信号線上に設けられる第１のトラン
スフアゲートと、 上記第２の信号線上に設けられる第２のトラン
スフアゲートと、 上記第１の信号線と第１の電位供給源間に設け
られる第１導電型の第1MOSトランジスタと、 上記第１の信号線と第２の電位供給源間に設け
られる第２導電型の第2MOSトランジスタと、 上記第２の信号線と上記第１の電位供給源間に
設けられる第１導電型の第3MOSトランジスタ
と、 上記第２の信号線と上記第２の電位供給源間に
設けられる第２導電型の第4MOSトランジスタ
と、 互いに逆相の関係にある選択信号によつて制御
され、上記前段からの第１、第２のキヤリー信号
の一方を選択するマルチプレクサと、 一方の入力端に上記マルチプレクサにより選択
されたキヤリー信号が供給され、当該桁の和出力
を得るエクスクルーシブオアゲートと、 第１のオペランドと第２のオペランドが供給さ
れ、上記第１、第２オペランドの否定論理積信号
を上記第１、第3MOSトランジスタのゲートに供
給し、上記第１、第２オペランドの否定論理和信
号を上記第２、第4MOSトランジスタのゲートに
供給し、上記第１、第２オペランドの排他的論理
和信号を上記エクスクルーシブオアゲートの他方
の入力端に供給するとともに、この排他的論理和
信号に基づいて上記第１、第２のトランスフアゲ
ートをオン／オフ制御する制御手段と を具備し、 上記第１、第２オペランドに基づいて、上記制
御手段で上記第１乃至第4MOSトランジスタ及び
上記第１、第２トランスフアゲートを選択的にオ
ン／オフ制御することにより、上記第１、第２信
号線の他端から当該桁の第１、第２のキヤリー信
号を出力するように構成したことを特徴とするマ
ンチエスタ形桁上げ連鎖を用いた桁上げ選択加算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21668785A JPS6275840A (ja) | 1985-09-30 | 1985-09-30 | 桁上げ選択加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21668785A JPS6275840A (ja) | 1985-09-30 | 1985-09-30 | 桁上げ選択加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275840A JPS6275840A (ja) | 1987-04-07 |
| JPH0460252B2 true JPH0460252B2 (ja) | 1992-09-25 |
Family
ID=16692348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21668785A Granted JPS6275840A (ja) | 1985-09-30 | 1985-09-30 | 桁上げ選択加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275840A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047976A (en) * | 1988-03-25 | 1991-09-10 | Fujitsu Limited | Logic circuit having carry select adders |
| JPH02183328A (ja) * | 1989-01-09 | 1990-07-17 | Matsushita Electric Ind Co Ltd | デジタル信号処理装置 |
| US4982357A (en) * | 1989-04-28 | 1991-01-01 | International Business Machines Corporation | Plural dummy select chain logic synthesis network |
| WO1991000568A1 (en) * | 1989-06-23 | 1991-01-10 | Vlsi Technology, Inc. | Conditional-sum carry structure compiler |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147236A (en) * | 1980-04-17 | 1981-11-16 | Toshiba Corp | Adding circuit |
| GB2127187B (en) * | 1982-08-23 | 1986-03-05 | Hewlett Packard Co | Circuits for operating on n-digit operands |
-
1985
- 1985-09-30 JP JP21668785A patent/JPS6275840A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6275840A (ja) | 1987-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |