JPH04228193A - 不揮発性半導体記憶装置およびそのデータ消去方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、電気的に書込みおよび消去可能な不揮発
性半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、ＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）やＳＲＡＭ（スタティッ
ク型ランダムアクセスメモリ）等の揮発性メモリと、不
揮発性メモリとがある。揮発性メモリの記憶データは、
電源が切られるとすべて消える。しかし、不揮発性メモ
リの記憶データは、電源が切れても消えない。このよう
な不揮発性半導体記憶装置として代表的なものにＰＲＯ
Ｍ（ｐｒｏｇｒａｍｍａｂｌｅ　　ｒｅａｄ　　ｏｎｌ
ｙ　　ｍｅｍｏｒｙ）がある。ＰＲＯＭは、ユーザ側で
情報を書込める半導体記憶装置である。このＰＲＯＭに
は、書込んだ情報を電気的消去して何度でも情報を書換
えることができるＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌ
ｌｙ　　ｅｒａｓａｂｌｅ　　ａｎｄ　　ｐｒｏｇｒａ
ｍｍａｂｌｅ　　ＲＯＭ）がある。すべてのメモリセル
の記憶データを一括して消去することができるＥＥＰＲ
ＯＭは、フラッシュＥＥＰＲＯＭと呼ばれる。

【０００３】図２１は、従来のフラッシュＥＥＰＲＯＭ
の基本構成を示す概略ブロック図である。図２１を参照
して、フラッシュＥＥＰＲＯＭは、メモリアレイ１，ロ
ーデコーダ４，Ｙゲート２，およびコラムデコーダ５を
含む。

【０００４】メモリアレイ１は、行方向，列方向にマト
リクス状に配列された複数のメモリセルＭＣを含む。各
メモリセルＭＣは、メモリアレイ１において、対応する
ビット線３０およびワード線５０に接続される。各メモ
リセルＭＣには、フローティングゲートに電荷を蓄える
ことができるＦＡＭＯＳ（ｆｌｏａｔｉｎｇ　　ｇａｔ
ｅ　　ａｖａｌａｎｃｈｅ　　ｉｎｇｅｃｔｉｏｎ　　
ＭＯＳ）トランジスタが用いられる。

【０００５】図２２は、ＦＡＭＯＳトランジスタ構造を
示す断面図である。図２２を参照して、ＦＡＭＯＳトラ
ンジスタは、コントロールゲート２００と、フローティ
ングゲート２１０と、Ｐ型基板２４０上に形成されたＮ
型領域２２０および２３０と、絶縁層２５０とを含む。 フローティングゲート２１０は、Ｐ型基板２４０上に、
Ｎ型領域２２０とＮ型領域２３０とにまたがるように、
絶縁層２５０を介して形成される。コントロールゲート
２００は、フローティングゲート２１０上に絶縁層２５
０を介して形成される。コントロールゲート２００およ
びフローティングゲート２１０は、いずれもポリシリコ
ンによって形成される。絶縁層２５０は、ＳｉＯ２　な
どの酸化膜によって形成される。Ｐ型基板２４０とフロ
ーティングゲート２１０との間の酸化膜２５０の厚さは
通常１００Å程度であり非常に薄い。コントロールゲー
ト２００は、図２１において対応するワード線５０に接
続される。２つのＮ型領域の内の一方２２０は、このＭ
ＯＳトランジスタのドレインとして図２１における対応
するビット線３０に接続される。もう一方のＮ型領域２
３０は、このＭＯＳトランジスタのソースとして図２１
におけるすべてのメモリセルＭＣに共通のソース線８０
に接続される。Ｐ型基板２４０は接地される。

【０００６】データ書込時には、コントロールゲート２
００およびドレイン２２０に各々ワード線５０およびビ
ット線３０を介して１２Ｖの高圧パルスが印加され、一
方、ソース２３０がソース線８０を介して接地される。 ドレイン２２０に高圧パルスが印加され、かつ、ソース
２３０が接地されることによって、ドレイン２２０とＰ
型基板２４０との界面付近でアバランシェ崩壊が生じる
。これによって、ドレイン２２０へ電流が流れる。一方
、コントロールゲート２００にも高圧パルスが印加され
ているため、ホットエレクトロンはコントロールゲート
２００からの電界によって加速されフローティングゲー
ト２１０とＰ型基板２４０との間の薄い酸化膜２５０を
透過してフローティングゲート２１０に注入される。

【０００７】フローティングゲート２１０に注入された
電荷は、フローティングゲート２１０が酸化膜２５０に
よって電気的に絶縁されているため、逃げることができ
ない。したがって、フローティングゲート２１０に一端
注入された電子は、電源が切られた後もフローティング
ゲートに２１０から長期間流出せず蓄積される。フロー
ティングゲート２１０に電子が蓄積されている状態がデ
ータ“０”に対応し、フローティングゲート２１０に電
子が蓄積されていない状態がデータ“１”に対応する。 したがって、メモリセルＭＣの記憶データは電源が切ら
れた後も保持される。さて、フローティングゲート２１
０に電子が蓄積されると、蓄積された電子からの電界に
よってソース２３０・ドレイン２２０間（すなわち、チ
ャネル領域）の極性が正方向にシフトする。このため、
チャネル領域に負極性の反転層が生じにくくなる。した
がって、フローティングゲート２１０に電子が蓄積され
ると、このＭＯＳトランジスタにチャネルを生じさせる
のに要するゲート電圧（このトランジスタのしきい値電
圧）がフローティングゲート２１０に電子が蓄積されて
いない場合よりも高くなる。つまり、コントロールゲー
ト２００に、フローティングゲート２１０に電子が蓄積
されていない場合よりも高い電圧を与えないとチャネル
領域に反転層は生じない。

【０００８】記憶データが消去される場合には、ソース
２３０にソース線８０を介して高圧が印加され、一方、
コントロールゲート２００はワード線５０を介して接地
される。これによって、フローティングゲート２１０と
ソース２３０との間に、ソース２３０を高電位側とした
高電界が印加される。この結果、フローティングゲート
２１０とソース２３０とを絶縁する酸化膜２５０にトン
ネル現象が生じ、フローティングゲート２１０とソース
２３０との間に流れる電流（トンネル電流）が生じる。 すなわち、フローティングゲート２１０からソース２３
０に酸化膜２５０を介して電子が流出する。これによっ
て、フローティングゲート２１０に蓄積された電子が除
去され、このＭＯＳトランジスタのしきい値電圧は低下
する。図２１に示されるように、ソース線８０は各メモ
リセルＭＣのソースに共通に接続されるため、図２１に
おいてメモリアレイ１内のすべてのメモリセルＭＣの記
憶データは一括して消去される。

【０００９】データ読出時には、コントロールゲート２
００およびドレイン２２０にそれぞれ、対応するワード
線５０およびビット線３０を介して電源電圧（通常、５
Ｖ）および比較的近い電圧が印加され、一方、ソース２
３０がソース線８０を介して接地される。フローティン
グゲート２１０に電子が蓄積されていなければ（記憶デ
ータが“１”であれば）、このＭＯＳトランジスタのし
きい値電圧は低いのでコントロールゲート２００に印加
された電源電圧によってソース２３０・ドレイン２２０
間にチャネルが生じる。しかし、フローティングゲート
２１０に電子が蓄積されていれば（記憶データが“０”
であれば）、このＭＯＳトランジスタのしきい値電圧は
高いので、コントロールゲート２００に電源電圧が印加
されてもソース２３０・ドレイン２２０間にチャネルは
生じない。したがって、記憶データが“１”であるメモ
リセルを構成するＭＯＳトランジスタは、データ読出時
にＯＮ状態となり対応するビット線３０からソース線８
０に電流が流れる。しかし、記憶データが“０”である
メモリセルを構成するＭＯＳトランジスタは、データ読
出時においてもＯＦＦ状態であるので、対応するビット
線３０からソース線８０に流れる電流は生じない。そこ
で、データ読出時にはデータを読出されるべきメモリセ
ルに対応するビット線に電流が流れるか否かがセンスア
ンプによって検出される。この検出の結果に基づいて、
記憶データが“１”および“０”のうちのいずれである
かが判定される。

【００１０】ただし、データ読出時にビット線３０に与
えられる電位が高過ぎると、フローティングゲート２１
０とドレイン２２０との間の酸化膜２５０に高電界がか
かるため、フローティングゲート２１０に蓄積されてい
た電子がドレイン２２０側に抜けてしまう。そのため、
ビット線３０に与えられる電位は１〜２Ｖ程度である。 したがって、データ読出時に記憶データが“１”である
メモリセルに流れる電流は小さい。そこで、この電流を
検知するために電流センスアンプが用いられる。

【００１１】再度図２１を参照して、アドレス入力端子
Ａ０〜ＡＫに外部から与えられるアドレス信号を受ける
。アドレス信号は、メモリアレイ１内のメモリセルＭＣ
のうちのいずれに対してデータ読出またはデータ書込を
行なうかを指示する信号である。アドレスバッファ６は
、与えられたアドレス信号をバッファリングしてローデ
コーダ４およびコラムデコーダ５に与える。

【００１２】入出力バッファ９は、入力データおよび出
力データを受ける入出力端子Ｉ／Ｏ０　〜Ｉ／ＯＮ　に
接続される。入出力バッファ９は、入出力端子Ｉ／Ｏ０
　〜Ｉ／ＯＮ　に外部より与えられる書込データを書込
回路７に与える。さらに、入出力バッファ９は、センス
アンプ８から出力されるデータを読出データとして入出
力端子Ｉ／Ｏ０　〜Ｉ／ＯＮ　に導出する。

【００１３】書込回路７は、入出力バッファ９から与え
られる書込データに応じた電圧をＹゲート２に与える。 センスアンプ８は、Ｙゲート２の出力を検知してその検
知結果に応じてデータ“０”または“１”に対応する信
号電圧を読出データとして入出力バッファ９に与える。

【００１４】ローデコーダ４は、アドレスバッファ６か
らのアドレス信号に応答して、メモリアレイ１内のワー
ド線５０のうちのいずれか１本を選択する。コラムデコ
ーダ５は、アドレスバッファ６からのアドレス信号に応
答して、メモリアレイ１内のビット線３０のうちのいず
れか１本を選択する。

【００１５】制御回路１４０は、Ｙゲート２，コラムデ
コーダ５，書込回路７，アドレスバッファ６，入出力バ
ッファ９，およびセンスアンプ８をこれらが各モードに
応じた動作を行なうように制御する。

【００１６】端子ＴＰＰには外部からの高圧ＶＰＰが与
えられる。端子ＴＣＣには外部から通常レベルの電源電
圧ＶＣＣが与えられる。スイッチ回路４００は、端子Ｔ
ＰＰおよびＴＣＣにそれぞれ与えられる高圧ＶＰＰおよ
び電源電圧ＶＣＣのうちのいずれか一方を選択的に所定
の回路部に出力する。

【００１７】スイッチ回路４００は、制御回路１４０に
よって制御されて、データ書込時には端子ＴＰＰからの
高圧ＶＰＰをローデコーダ４に与える。さらに、スイッ
チ回路４００は、制御回路１４０によって制御されて、
データ読出時に電源電圧ＶＣＣをローデコーダ４に与え
る。さらに、スイッチ回路４００は、制御回路１４０に
よって制御されて、データ消去時に高圧ＶＰＰをソース
線スイッチ３に与える。

【００１８】データ書込時において、Ｙゲート２は、コ
ラムデコーダ５によって選択されたビット線に、書込回
路７から与えられる電圧を与える。具体的には、書込デ
ータが“０”であれば、Ｙゲート２は選択されたビット
線に高圧ＶＰＰを印加する。書込データが“１”であれ
ば、Ｙゲート２は、選択されたビット線の電位を接地電
位に保持する。データ書込時において、ローデコーダ４
は、選択したワード線に高圧スイッチ回路４００からの
ＶＰＰを印加する。一方、データ書込時において、ソー
ス線スイッチ３は、ソース線８０に接地電位を与える。 したがって、書込データが“０”であれば、ローデコー
ダ４によって選択されたワード線とコラムデコーダ５に
よって選択されたビット線との交点に位置するメモリト
ランジスタ（選択されたメモリトランジスタ）のフロー
ティングゲート２１０にのみ、アバランシェ崩壊によっ
て生じた電子が注入される。しかし、書込データが“１
”であれば、選択されたメモリトランジスタにおいて、
コントロールゲート２００が昇圧されないためフローテ
ィングゲート２１０に電子は注入されない。

【００１９】データ読出時において、ローデコーダ４は
、選択したワード線に前記高圧ＶＰＰよりも低いスイッ
チ回路４００からの電源電圧ＶＣＣを印加する。データ
書込時において、Ｙゲート２は、コラムデコーダ５によ
って選択されたビット線に１〜２Ｖの低い電圧を印加す
る。一方、データ読出時において、ソース線スイッチ３
はデータ書込時と同様に、ソース線８０に接地電位を与
える。したがって、選択されたメモリトランジスタの記
憶データが“０”であれば、選択されたビット線からソ
ース線８０に選択されたメモリセルのドレイン２２０，
チャネル領域，およびソース２３０を介して電流が流れ
る。選択されたメモリトランジスタの記憶データが“１
”であれば、選択されたメモリトランジスタは５Ｖ程度
のゲート電圧によってＯＮ状態とならないため、選択さ
れたビット線に電流は流れない。さて、Ｙゲート２は、
選択されたビット線に電源電圧を印加するとともに、選
択されたビット線のみをセンスアンプ８に電気的に接続
する。これによって、センスアンプ８は、選択されたビ
ット線に流れる電流の有無を検知することができる。

【００２０】データ消去時には、Ｙゲート２は、メモリ
アレイ１内のすべてのビット線３０を低電位（接地電位
）に保つ。データ消去時において、ローデコーダ４は、
メモリアレイ１内のすべてのワード線５０に接地電位を
与える。データ消去時において、ソース線スイッチ３は
、ソース線８０にスイッチ回路４００からの高圧ＶＰＰ
をパルス信号に変換して印加する。したがって、データ
消去時には、メモリアレイ１内のすべてのメモリセルＭ
Ｃの各々において、トンネル現象が生じ、記憶データが
“０”であるメモリトランジスタのフローティングゲー
ト２１０に蓄積されていた電子がフローティングゲート
２１０から除去される。したがって、データ消去終了時
において、メモリアレイ１内のすべてのメモリセルＭＣ
の記憶データは“１”となる。

【００２１】なお、以下の説明において、電源電位およ
び接地電位が各々、論理レベル“Ｈ”および“Ｌ”に対
応するものとする。

【００２２】このように、ＥＥＰＲＯＭでは、データ消
去時にメモリトランジスタのコントロールゲート２００
とソース２３０との間に高電圧を印加することによって
、フローティングゲート２１０とソース２３０との間で
のエネルギバンドの曲がりを、フローティングゲート２
１０からソース２３０に電子がトンネルするように強制
することによって、データ消去が行われる。このため、
フローティングゲート２１０から引抜かれる電子の量は
、ソース線８０に印加される高圧の大きさや高圧を印加
する時間（高圧パルスのパルス幅）や、フローティング
ゲート２１０とソース２３０との間に存在する酸化膜２
５０の厚さおよび、フローティングゲート２１０とコン
トロールゲート２００との間に存在する酸化膜２５０の
厚さ等によって異なる。

【００２３】一方、メモリアレイ１を構成するメモリト
ランジスタには製造上のばらつきが生じる。このばらつ
きによって、酸化膜２５０の厚さやコントロールゲート
２００およびフローティングゲート２１０の形状，チャ
ネル領域の長さなどが、すべてのメモリトランジスタに
おいて完全に一致しない。このようなメモリトランジス
タ間の製造上のばらつきや、さらには実際の回路構成上
の原因など種々の要因によって、前述のような一括消去
でメモリアレイ１内のすべてのメモリセルＭＣの記憶デ
ータを同時に“０”にすることは実際には困難である。 つまり、記憶データが“０”であるメモリトランジスタ
のうちのいくつかにおいては、一括消去時に与えられた
高圧によってフローティングゲート２１０から蓄積され
た電子のみが完全に除去されるが、あるものにおいては
、一括消去時に与えられた高圧パルスによってフローテ
ィングゲート２１０からデータ書込時に蓄積された以上
の量の電子が引抜かれる。後者の場合のように、フロー
ティングゲートから電子が過剰に引抜かれる現象は過消
去もしくは過剰消去と呼ばれる。

【００２４】過消去が生じると、フローティングゲート
２１０が正に帯電してしまうため、ソース２３０・ドレ
イン２２０間に負極性の反転層が生じる。これは、コン
トロールゲート２００に０Ｖ以上のどのような電位が付
与されてもこのメモリトランジスタはＯＮ状態にあるこ
とを意味する。この結果、データ読出時には非選択状態
であるにもかかわらず、このメモリトランジスタに対応
するビット線に電流が流れる。このため、過消去された
メモリトランジスタと同じビット線に接続されるメモリ
セルが選択されると、選択されたメモリトランジスタの
記憶データが“０”である場合にも読出データが“１”
となる。また、データ書込時においては、過消去された
メモリセルまたは過消去されたメモリセルと同一のビッ
ト線に接続されるメモリセルにデータ“０”を書込もう
とすると、選択されたメモリセルにおいてアバランシェ
崩壊により発生した電子が、過消去されたメモリセルの
チャネル電流としてビット線にリークする。このため、
選択されたメモリセルのフローティングゲート２１０に
電子が十分に注入されない。したがって、過消去された
メモリセルが存在すると、データ書込時の書込特性が劣
化し、さらには書込不能となる。このように、過消去は
、メモリトランジスタのしきい値の極性を負に反転させ
て、その後のデータ読出およびデータ書込に支障を来す
。

【００２５】そこで、このような過消去を防ぐために、
現在次のような方法が用いられている。すなわち、デー
タ消去のためにソース線８０に印加する高圧パルス（以
下、消去パルスと呼ぶ）のパルス幅を短くし、このパル
ス幅の短い消去パルスをソース線８０に一回印加するご
とにメモリアレイ１内のすべてのメモリセルの記憶デー
タを読出してメモリアレイ内のすべてのメモリセルＭＣ
の記憶データがすべて“１”となったか否かを確認する
。そして、記憶データが“１”でないメモリセルが１つ
でもあれば、再度前記短いパルス幅の消去パルスをソー
ス線８０に印加する。消去パルスがソース線８０に印加
されることによってメモリセルの記憶データが“１”に
なったか否か、すなわち、メモリセルの記憶データが完
全に消去されたか否かを確認することを消去ベリファイ
という。このような消去ベリファイと消去パルスのソー
ス線８０への印加とが、メモリアレイ１内のすべてのメ
モリセルＭＣに対するデータ消去が完了するまで繰返さ
れる。図２３は、このような方法で過消去を防ぐフラッ
シュＥＥＰＲＯＭの構成を示すブロック図である。この
フラッシュＥＥＰＲＯＭは、「ＩＳＳＣＣ　　ダイジェ
スト・オブ・テクニカルペーパーズ（１９９０）」のｐ
ｐ．６０−６１および「電子情報通信学会技術研究報告
　　１９９０年５月２１日」のｐｐ．７３−７７に示さ
れる。

【００２６】図２３を参照して、このフラッシュＥＥＰ
ＲＯＭは、消去ベリファイを行なうための消去制御回路
１１を含む。消去制御回路１１は、ソース線スイッチ３
，ローデコーダ４，コラムデコーダ５，アドレスバッフ
ァ６，センスアンプ８，およびモード制御回路１０に接
続される。図２４に、消去制御回路１１の内部構成が詳
細に示される。図２５は、メモリアレイ１が３行３列の
マトリクス状に配列された９個のメモリトランジスタを
含む場合を例にとって、メモリアレイ１およびＹゲート
２の構成ならびにこれらと周辺回路との間の接続関係を
示す回路図である。図２６は、このフラッシュＥＥＰＲ
ＯＭのデータ消去時の動作を示すタイミングチャート図
である。以下、図２４ないし図２６を参照しながら、こ
のフラッシュＥＥＰＲＯＭの構成および動作を、データ
消去時を中心に説明する。

【００２７】図２４を参照して、消去制御回路１１は、
コマンド信号ラッチ回路１１２，シーケンス制御回路１
１３，ベリファイ電圧発生器１１４，および電圧スイッ
チ１１５を含む。コマンド信号ラッチ回路１１２は、モ
ード制御回路１０から与えられる制御信号のうち、この
フラッシュＥＥＰＲＯＭが消去モードに入ったことを示
すステータスポーリングコマンド信号のみを受付ける。 シーケンス制御回路１１３は、消去パルスの発生および
消去ベリファイのための動作を制御するための回路部で
ある。ベリファイ電圧発生器１１４は、通常の電源電圧
５Ｖよりも低い電圧３．４Ｖを電圧スイッチ１１５に供
給する。電圧スイッチ１１５は、データ書込時に、選択
されたワード線およびビット線に供給されるべき高圧Ｖ
ＰＰ（＝１２Ｖ；図２６（ｂ）），通常の電源電圧ＶＣ
Ｃ（＝５Ｖ；図２６（ａ）），およびベリファイ電圧発
生器１１４から供給される３．４Ｖをそれぞれ、データ
書込時，通常のデータ読出時，および消去ベリファイ時
に切換えて出力する。電圧スイッチ１１５の出力はロー
デコーダ４，コラムデコーダ５，およびセンスアンプ８
に供給される。

【００２８】シーケンス制御回路１１３は、アドレスカ
ウンタ１１６，消去ベリファイ制御回路１１７，デコー
ダ制御回路１１９，および消去パルス発生器１１８を含
む。アドレスカウンタ１１６は、コマンド信号ラッチ回
路１１２および消去ベリファイ制御回路１１７によって
制御されて、データ消去モードにおいて、メモリアレイ
１内のメモリセルをアドレス順に順次指示するアドレス
信号をアドレスバッファ６に出力する。消去ベリファイ
制御回路１１７は、コマンド信号ラッチ回路１１２によ
って制御されて、センスアンプ８から与えられる読出デ
ータに基づいてベリファイ電圧発生器１１４，アドレス
カウンタ１１６，デコーダ制御回路１１９，および消去
パルス発生器１１８を制御する。消去パルス発生器１１
８は、消去ベリファイ制御回路１１７によって制御され
て、必要に応じて１０ｍｓｅｃのパルス幅の消去パルス
をソース線スイッチ３に供給する。デコーダ制御回路１
１９は、モード制御回路１０および消去ベリファイ制御
回路１１７によって制御されて、消去パルス発生器１１
８から消去パルスが発生されている期間にのみローデコ
ーダ４に“Ｌ”レベルの電圧の出力を指示する。

【００２９】モード制御回路１０は、イレースイネーブ
ル信号ＥＥ，チップイネーブル信号ＣＥ，アウトプット
イネーブル信号ＯＥ，およびプログラム信号ＰＧＭ等の
外部制御信号に応答して、このフラッシュＥＥＰＲＯＭ
のモード設定を行なう。イレースイネーブル信号ＥＥは
、このフラッシュＥＥＰＲＯＭの消去動作を能動化／不
能化するための制御信号である。チップイネーブル信号
ＣＥは、このフラッシュＥＥＰＲＯＭチップの動作を能
動化／不能化するための制御信号である。アウトプット
イネーブル信号ＯＥは、このフラッシュＥＥＰＲＯＭの
データ出力動作を能動化／不能化するための制御信号で
ある。プログラム信号ＰＧＭは、このフラッシュＥＥＰ
ＲＯＭのデータ書込動作を能動化／不能化するための制
御信号である。イレースイネーブル信号ＥＥ，チップイ
ネーブル信号ＣＥ，アウトプットイネーブル信号ＯＥ，
およびプログラム信号ＰＧＭは、いずれもローアクティ
ブな信号である。すなわち、イレースイネーブル信号Ｅ
Ｅは“Ｌ”レベルであるときに消去動作の能動化を指示
し、“Ｈ”レベルであるときに消去動作の不能化を指示
する。チップイネーブル信号ＣＥも、“Ｌ”レベルであ
るときにのみチップ動作の能動化を指示する。アウトプ
ットイネーブル信号ＯＥも、“Ｌ”レベルであるときに
のみ信号出力動作の能動化を指示する。プログラム信号
ＰＧＭも、“Ｌ”レベルであるときにのみ書込動作の能
動化を指示する。

【００３０】アドレスカウンタ１１６は、そのカウント
値が１だけ増大するごとに、それまで出力していたアド
レス信号が示すアドレスの１つ後のアドレスを示すアド
レス信号を出力する。したがって、アドレスカウンタ１
１６からは、アドレス信号が一定時間ごとにインクリメ
ントされながら出力される。

【００３１】図２６を参照して、チップイネーブルＣＥ
（図２６（ｄ））が“Ｌ”レベルでありこのフラッシュ
ＥＥＰＲＯＭチップが能動化されているときに、イレー
スイネーブル信号ＥＥ（図２６（ｇ））が一定時間ｔＥ
Ｗ（＝５０ｎｓｅｃ）“Ｌ”レベルに保持されると、こ
のフラッシュＥＥＰＲＯＭは消去モードに入る。なお、
このとき、外部から与えられたデータがメモリアレイ１
に書込まれたり、メモリアレイ１の記憶データが外部に
読出されたりしないように、アウトプットイネーブル信
号ＯＥ（図２６（ｅ））とプログラム信号ＰＧＭ（図２
６（ｆ））とはいずれも“Ｈ”レベルとされる。つまり
、モード制御回路１０が、アウトプットイネーブル信号
ＯＥおよびプログラム信号ＰＧＭがともに“Ｈ”レベル
であり、かつチップイネーブル信号ＣＥが“Ｌ”レベル
であるときにイレースイネーブル信号ＥＥが一定時間ｔ
ＥＷ“Ｌ”レベルとなったことを検出し、この検出に応
答して、コマンド信号ラッチ回路１１２およびデコーダ
制御回路１１９に消去モードを指示する信号を出力する
。

【００３２】消去モードに入ると、まず、メモリアレイ
１内のすべてのメモリセルにデータ“０”が書込まれる
。この書込のための回路動作について説明する。

【００３３】モード制御回路１０によって消去モードが
指示されると、コマンド信号ラッチ回路１１２はモード
制御回路１０の消去モード指示出力をラッチするととも
に、アドレスカウンタ１１６および消去ベリファイ制御
回路１１７に与える。アドレスカウンタ１１６は、消去
モード指示出力に応答して、カウント動作を開始してア
ドレス信号（図２６（ｃ））を発生する。アドレスカウ
ンタ１１６から発生されるアドレス信号は、カウント値
の変化に追従してインクリメントされる。

【００３４】消去モードにおいて、アドレスバッファ６
はアドレスカウンタ１１６から発生されるアドレス信号
を取込んでローデコーダ４およびコラムデコーダ５に与
える。一方、消去ベリファイ制御回路１１７は、与えら
れた消去モード指示出力に応答して、ローデコーダ４，
コラムデコーダ５，および書込回路７を制御する。ロー
デコーダ４は、消去ベリファイ制御回路１１７によって
制御されて、アドレスバッファ６によって取込まれたア
ドレス信号に応答して、メモリアレイ１内の一本のワー
ド線を選択する。コラムデコーダ５は、消去ベリファイ
制御回路１１７によって制御されて、アドレスバッファ
６によって取込まれたアドレス信号に応答して、メモリ
アレイ１内の１本のビット線を選択する。

【００３５】ここで、メモリアレイ１およびＹゲート２
の内部構成について説明する。図２５を参照して、メモ
リアレイ１は、ローデコーダ４に接続されるワード線Ｗ
Ｌ１〜ＷＬ３と、Ｙゲート２に接続されるビット線ＢＬ
１〜ＢＬ３と、ワード線ＷＬ１〜ＷＬ３とビット線ＢＬ
１〜ＢＬ３との交点の各々に対応して設けられるメモリ
トランジスタＭＣとを含む。メモリトランジスタＭＣは
、図２２に示される構造を有する。すべてのメモリトラ
ンジスタＭＣのソースは、ソース線スイッチ３に接続さ
れるソース線８０に共通に接続される。Ｙゲート２は、
書込回路７およびセンスアンプ８に接続されるＩ／Ｏ線
２７と、Ｉ／Ｏ線２７とビット線ＢＬ１〜ＢＬ３の各々
との間にトランスファゲートとして設けられるＮチャネ
ルＭＯＳトランジスタＴＲ１〜ＴＲ３とを含む。トラン
ジスタＴＲ１〜ＴＲ３のゲートは互いに異なる接続線Ｙ
１〜Ｙ３を介してコラムデコーダ５に接続される。 このように、接続線Ｙ１〜Ｙ３は、ビット線ＢＬ１〜Ｂ
Ｌ３と１対１に対応するように設けられる。

【００３６】ローデコーダ４は、与えられたアドレス信
号に応答して、メモリアレイ１内のワード線ＷＬ１〜Ｗ
Ｌ３のうちのいずれか１本に、選択的に高圧ＶＰＰを出
力する。コラムデコーダ５は、与えられたアドレス信号
に応答して、Ｙゲート２内の接続線Ｙ１〜Ｙ３のうちの
いずれか１本にのみ選択的に“Ｈ”レベルの電圧を印加
する。これによって、トランスファゲートＴＲ１〜ＴＲ
３のうち、選択された接続線に対応して設けられたもの
のみがＯＮ状態となり、ビット線ＢＬ１〜ＢＬ３のうち
選択された接続線に対応するもののみがＩ／Ｏ線２７に
電気的に接続される。

【００３７】書込回路７は、消去／消去ベリファイ制御
回路１１７によって制御されて、Ｉ／Ｏ線２７に高圧Ｖ
ＰＰを印加する。一方、Ｉ／Ｏ線２７はコラムデコーダ
５によって選択されたビット線にのみ電気的に接続され
る。したがって、Ｉ／Ｏ線２７に印加された高圧ＶＰＰ
は、前記選択されたビット線（ＢＬ１〜ＢＬ３のいずれ
か）にのみ印加される。ソース線スイッチ３は、ソース
線８０に接地電位を与える。

【００３８】このような回路動作の結果、メモリアレイ
１内のメモリトランジスタＭＣのうち、アドレスカウン
タ１１６から発生されたアドレス信号に対応する１つの
メモリトランジスタにおいてのみ、アバランシェ崩壊に
よって生じた電子がフローティングゲートに注入される
。アドレスバッファ６に与えられるアドレス信号は、ア
ドレスカウンタ１１６のカウント動作によって、メモリ
アレイ１内のメモリトランジスタＭＣを全部選択し終わ
るまでインクリメントされる。したがって、ローデコー
ダ４およびコラムデコーダ５の選択動作によって、メモ
リアレイ１内のメモリトランジスタＭＣはアドレス順に
順次選択状態となって、フローティングゲートに電子を
注入される。この結果、メモリアレイ１内のすべてのメ
モリセルＭＣにデータ“０”が書込まれる。アドレスカ
ウンタ１１６から出力されるアドレス信号が最終値まで
インクリメントされると、メモリアレイ１へのデータ書
込は終了する。データ書込が終了すると、データ消去の
ための回路動作が開始される。次に、データ消去のため
の回路動作について説明する。

【００３９】まず、消去／消去ベリファイ制御回路１１
７が、消去パルス発生器１１８に消去パルスの発生を指
示する。これに応答して、消去パルス発生器１１８は、
ソース線スイッチ３に所定のパルス幅１０ｍｓｅｃの高
圧パルスを消去パルスとして与える。ソース線スイッチ
３は、与えられた消去パルスを図２５におけるソース線
８０に印加する。

【００４０】同時に、消去／消去ベリファイ制御回路１
１７は、デコーダ制御回路１１９に消去動作の開始を指
示する信号を与える。デコーダ制御回路１１９は、これ
に応答して、消去パルス発生器１１８から消去パルスを
受けている期間、ローデコーダ４の出力をすべて“Ｌ”
レベルに強制するための制御信号を出力する。これによ
って、図２５におけるワード線ＷＬ１〜ＷＬ３に、ソー
ス線８０に高圧パルスが印加されている期間“Ｌ”レベ
ルの電位が与えられる。この結果、メモリアレイ１内の
すべてのメモリトランジスタＭＣにおいて、データ書込
時にフローティングゲートに注入された電子が絶縁層を
介してソース領域へ引抜かれるトンネル現象が生じる。

【００４１】ソース線８０への高圧パルスの印加が終了
すると、この高圧パルスの印加によってメモリアレイ１
内のすべてのメモリセルＭＣのデータ“０”が消去され
たか否かが調べられる。つまり、消去ベリファイが行な
われる。次に、消去ベリファイ時の回路動作について説
明する。

【００４２】消去パルス発生器１１８から高圧パルスが
出力され終わると、消去／消去ベリファイ制御回路１１
７が、アドレスカウンタ１１６にカウント動作の開始を
指示するとともに、デコーダ制御回路１１９に消去ベリ
ファイ動作の開始を指示する。さらに、消去／消去ベリ
ファイ制御回路１１７は、ベリファイ電圧発生器１１４
に３．４Ｖの電圧の発生・出力を指示する。アドレスカ
ウンタ１１６は、消去／消去ベリファイ制御回路１１７
の指示に応答して、アドレス信号を発生する。一方、デ
コーダ制御回路１１９は、消去／消去ベリファイ制御回
路１１７の指示に応答して、ローデコーダ４およびコラ
ムデコーダ５を通常のデータ読出時と同様に動作させる
ための制御信号を出力する。ベリファイ電圧発生器１１
４は、消去／消去ベリファイ制御回路１１７からの指示
に応答して、３．４Ｖの電圧を電圧スイッチ１１５に与
える。

【００４３】アドレスカウンタ１１６から発生されたア
ドレス信号はアドレスバッファ６によって取込まれ、ロ
ーデコーダ４およびコラムデコーダ５に与えられる。一
方、電圧スイッチ１１５は、ベリファイ電圧発生器１１
４から与えられた３．４Ｖをローデコーダ４およびセン
スアンプ８に供給する。

【００４４】ローデコーダ４はデコーダ制御回路１１９
によって制御されて、メモリアレイ１内のワード線ＷＬ
１〜ＷＬ３のうちアドレスバッファ６から与えられるア
ドレス信号に対応するワード線１本にのみ、電圧スイッ
チ１１５から与えられる３．４Ｖを供給し、かつ、他の
ワード線の電位を“Ｌ”レベルに保持する。これによっ
て、メモリアレイ１において、選択されたワード線に接
続されるすべてのメモリトランジスタのコントロールゲ
ートに３．４Ｖが印加される。コラムデコーダ５はデコ
ーダ制御回路１１９によって制御されて、Ｙゲート２内
の接続線Ｙ１〜Ｙ３のうちアドレスバッファ６から与え
られるアドレス信号に対応するもののみに“Ｈ”レベル
の電圧を印加し、かつ他の接続線の電位を“Ｌ”レベル
に保持する。これによって、Ｙゲート２において、トラ
ンスファゲートＴＲ１〜ＴＲ３のうち選択された接続線
に対応して設けられたもののみがＯＮ状態となる。この
結果、ビット線ＢＬ１〜ＢＬ３のうち、選択されたビッ
ト線のみがＩ／Ｏ線２７に電気的に接続される。一方、
センスアンプ８は、電圧スイッチ１１５から与えられる
３．４Ｖによって駆動されてＩ／Ｏ線２７に流れる電流
を検知する。また、ソース線スイッチ３は、消去パルス
発生器１１８から消去パルスが与えられないときにはソ
ース線８０を接地する。したがって、消去ベリファイ時
においてはメモリアレイ１内の選択されたメモリトラン
ジスタのコントロールゲートおよびソースにそれぞれ、
３．４Ｖ，および０Ｖが印加される。

【００４５】選択されたメモリトランジスタのフローテ
ィングゲートに電子が蓄積されていなければ、すなわち
選択されたメモリトランジスタのしきい値電圧が所定値
よりも低ければ、ローデコーダ４から与えられる３．４
Ｖの電圧によって選択されたメモリトランジスタは導通
する。よって、Ｉ／Ｏ線２７から、選択されたトランス
ファゲートおよび選択されたビット線を介してソース線
８０に電流が流れる。前記所定値は、データが書込まれ
ていないメモリトランジスタの平均的なしきい値電圧に
設定される。したがって、選択されたメモリトランジス
タのフローティングゲートに、データ書込時に蓄積され
た電子が先程の消去パルスによって完全に除去されてい
れば、選択されたビット線に電流が流れる。しかし、選
択されたメモリトランジスタのフローティングゲートに
電子が残留していれば、選択されたメモリトランジスタ
のしきい値は前記所定値まで下がらない。このため、選
択されたメモリトランジスタは、ローデコーダ４から与
えられる３．４Ｖのゲート電圧によって導通せず、選択
されたビット線に電流は流れない。したがって、選択さ
れたメモリセルの記憶データが完全に消去されていれば
、Ｉ／Ｏ線２７に電流が流れ、選択されたメモリセルの
記憶データが完全に消去されていなければ、Ｉ／Ｏ線２
７に電流は流れない。

【００４６】センスアンプ８は、通常のデータ読出時と
同様に動作して、選択されたビット線に電流が流れてい
るか否かを、Ｉ／Ｏ線２７に流れる電流の有無に基づい
て判別する。そして、センスアンプ８は、選択されたビ
ット線に電流が流れていなければ、データ“１”に対応
する信号を、逆に、選択されたビット線に電流が流れて
いれば、データ“０”に対応する信号を、読出データと
して消去／消去ベリファイ制御回路１１７に与える。消
去／消去ベリファイ制御回路１１７は、センスアンプ８
から与えられたデータが“１”であることに応答して、
アドレスカウンタ１１６にアドレス信号のインクリメン
トを指示するとともに、ベリファイ電圧発生器１１４お
よびデコーダ制御回路１１９に対してそれまでと同じ制
御動作を引続き行なう。さらに、消去／消去ベリファイ
制御回路１１７は、センスアンプ８によって読出されて
データが“０”であることに応答して、ローデコーダ４
によってメモリアレイ１内のすべてのワード線ＷＬ１〜
ＷＬ３が接地され、かつ、ソース線８０に高圧パルスが
印加されるように、先の消去パルス印加時と同様に消去
パルス発生器１１８およびデコーダ制御回路１１９を制
御する。

【００４７】したがって、選択されたメモリセルの記憶
データが“１”であれば、すなわち、選択されたメモリ
トランジスタのフローティングゲートから電子が完全に
除去されていれば、アドレスカウンタ１１６から発生さ
れるアドレス信号がインクリメントされる。そして、イ
ンクリメント後のアドレス信号に対応するメモリセルの
記憶データがセンスアンプ８によって読出される。逆に
、選択されたメモリセルの記憶データが“０”であれば
、すなわち、選択されたメモリトランジスタのフローテ
ィングゲートから電子が完全に除去されていなければ、
メモリアレイ１内のすべてのメモリトランジスタＭＣに
再度消去パルスが印加される。このように、消去／消去
ベリファイ制御回路１１７は、消去モードにおいて、デ
ータ書込終了後、センスアンプ８から与えられる読出デ
ータの各々に応じて、新たなメモリセルからデータを読
出すための制御動作または、メモリアレイ１に再度消去
パルスを印加するための制御動作を実行する。つまり、
消去／消去ベリファイ制御回路１１７は、センスアンプ
８の出力に基づいて、データ消去されていないメモリセ
ルを検出し、この検出に応答して消去パルスを再度発生
させる。

【００４８】具体的には、メモリアレイ１に１回目の消
去パルスが印加されると、センスアンプ８から与えられ
る読出データが“０”でない限り消去／消去ベリファイ
制御回路１１７は消去パルスの再発生を指示しない。こ
のため、センスアンプ８によって読出されるデータが“
０”となるまで、１回目の消去パルス印加後のメモリア
レイ１から、アドレス順にデータが読出される。そして
、読出データが“０”となると、消去／消去ベリファイ
制御回路１１７の制御動作によってメモリアレイ１に２
度目の消去パルスが印加される。２度目の消去パルス印
加後、メモリアレイ１から再度データが読出される。 このとき、アドレスカウンタ１１６から出力されるアド
レス信号はインクリメントされていないため、２度目の
消去パルス印加後に最初に読出されるデータは、先の読
出でデータが“０”であったメモリセルの記憶データで
ある。２度目の消去パルスによって、このメモリセルの
記憶データが“１”となれば、消去／消去ベリファイ制
御回路１１７によってアドレス信号がインクリメントさ
れて次のアドレス１からデータが読出される。しかし、
このメモリセルのデータが２回目の消去パルス印加後も
なお“０”のままであれば、消去／消去ベリファイ制御
回路１１７の制御動作によってメモリアレイ１に３回目
の消去パルスが印加される。

【００４９】このように、メモリアレイ１に１回目の消
去パルスが印加された後、メモリセルの記憶データがア
ドレス順に順次読出され、１回目の消去パルスによって
データを完全に消去されなかったメモリセルが検出され
た時点でデータ読出が中断される。そして、この検出さ
れたメモリセルの記憶データが“１”となるまでメモリ
アレイ１に消去パルスが繰返し印加される。この結果、
検出されたメモリセルの記憶データが完全に消去される
と、前記検出されたメモリセルのアドレスの次のアドレ
スからデータ読出が再開される。そして、その後、読出
されるデータが“０”となって、データが完全に消去さ
れていないメモリセルが検出されるごとに、このような
回路で、動作が繰返される。したがって、アドレスカウ
ンタ１１６から出力されるアドレスが最大値までインク
リメントされてメモリアレイ１内のすべてのメモリセル
ＭＣからのデータ読出が終了することは、メモリアレイ
１内のすべてのメモリセルＭＣの記憶データが完全に消
去されたことを意味する。

【００５０】そこで、メモリアレイ１内のすべてのメモ
リセルＭＣからのデータ読出が終了すると、消去／消去
ベリファイ制御回路１１７はコマンド信号ラッチ回路１
１２のラッチデータをリセットする。さて、コマンド信
号ラッチ回路１１２にラッチされた信号は、ステータス
信号として入出力端子Ｉ／Ｏ７　を介して外部に出力さ
れる。したがって、データ消去のための回路動作（消去
パルスの印加および消去ベリファイ動作）が継続されて
いるか否かは入出力端子Ｉ／Ｏ７　の電位から知ること
ができる。具体的には、図２６を参照して、イレースイ
ネーブル信号ＥＥが一定期間ｔＥＷ“Ｌ”レベルとなっ
て消去モードに入った後、このフラッシュＥＥＰＲＯＭ
の外部信号に応答して動作を能動化すべくチップイネー
ブル信号ＣＥが“Ｌ”レベルとされ、かつ、このフラッ
シュＥＥＰＲＯＭの入出力端子Ｉ／Ｏ０　〜Ｉ／Ｏ７　
からの信号出力動作を能動化すべくアウトプットイネー
ブル信号ＯＥが“Ｌ”レベルとされ、さらに、イレース
イネーブル信号ＥＥが“Ｌ”レベルとされる。これに応
答して、このフラッシュＥＥＰＲＯＭは、入出力端子Ｉ
／Ｏ７　に、内部回路動作に応じて“Ｌ”または“Ｈ”
レベルの信号が現われるステータスポーリングモードに
入る。ステータスポーリングモードにおいて、入出力端
子Ｉ／Ｏ７　に現われる信号は、図２６（ｈ）に示され
るように、データ消去のための回路動作が継続されてい
る場合に“Ｌ”レベルとなり、データ消去のための回路
動作が終了すれば“Ｈ”レベルとなる。このフラッシュ
ＥＥＰＲＯＭによれば、メモリアレイ１内のすべてのメ
モリセルＭＣへのデータ書込を含むデータ消去のための
一連の動作に要する時間（消去時間）は、イレースイネ
ーブル信号ＥＥが一定期間ｔＥＷ“Ｌ”レベルとなって
から、ステータスポーリングモードにおいて入出力端子
Ｉ／Ｏ７　に現われる信号が“Ｈ”となるまでの時間ｔ
ＥＴであり、典型的には１ｓｅｃ程度である。

【００５１】なお、消去ベリファイ時において、データ
読出のためにメモリトランジスタのコントロールゲート
およびドレインに与えられる電圧が通常の電源電圧５Ｖ
よりも低い電圧３．４Ｖとされるのは、データ読出時の
動作マージンを確保するためである。つまり、消去ベリ
ファイ時のデータ読出が本来の電源電圧５Ｖ程度の高い
電圧をメモリトランジスタのコントロールゲートに与え
ることによって行なわれると、次のような問題が生じる
可能性がある。

【００５２】すなわち、ゲート電圧を本来の電源電圧５
Ｖ程度まで昇圧しない限り導通しないようなメモリトラ
ンジスタは、消去ベリファイ時にはデータ“１”を読出
されるが、通常のデータ読出時に電源電圧が本来のレベ
ル５Ｖよりも低下するとデータ“０”を読出される場合
がある。また、このようなメモリトランジスタが、本来
の電源電圧よりも低い電圧をコントロールゲートに受け
て導通したとしても、完全なＯＮ状態にならないため、
ビット線に流れる電流は少ない。このため、センスアン
プによって読出されるデータが正しいデータ“１”とな
るまでの時間が長くなる。つまり、読出時のアクセスタ
イムの遅延が引起こされる。そこで、消去ベリファイ時
においてしきい値電圧の十分に低いメモリトランジスタ
のみがデータ消去が完了したメモリトランジスタと判別
されるように、選択されたワード線に本来の電源電圧よ
りも低い電圧が印加されてデータ読出が行なわれる。

【００５３】なお、このフラッシュＥＥＰＲＯＭは、消
去モードにおいて、消去パルスの印加および消去ベリフ
ァイ動作を自動的に繰返すので、外部制御信号を必要と
しない。

【００５４】なお、通常のデータ読出時には、アドレス
バッファ６はアドレス端子Ａ０〜Ａ１６に外部から与え
られるアドレス信号を取込んで、ローデコーダ４および
コラムデコーダ５に与える。

【００５５】

【発明が解決しようとする課題】以上のように、従来の
フラッシュＥＥＰＲＯＭは、過消去を防ぐために、短い
パルス幅の消去パルスをメモリアレイに印加した後、消
去ベリファイを行なうというサイクルを繰返す。このた
め、消去ベリファイ動作によってデータが完全に消去さ
れていないメモリセルが検出されると、メモリアレイ内
のすべてのメモリセルに再度消去パルスが印加される。 したがって、メモリアレイに再度印加された消去パルス
は、まだデータを完全に消去されていないメモリトラン
ジスタにおいて、データ書込時にフローティングゲート
に蓄積された電子を除去するように働くが、既にデータ
を完全に消去されたメモリトランジスタにおいては、も
ともとフローティングゲートに存在した電子をフローテ
ィングゲートから引抜くように働く。この結果、データ
を消去されにくいメモリセルに対するデータ消去が完了
したときには、データを消去されやすいメモリセルにお
いて過消去が生じる。

【００５６】メモリアレイを構成するメモリセル間での
、データ消去のされやすさのばらつきが大きいほど、デ
ータを完全に消去するのに必要な消去パルスの印加回数
がメモリアレイ１を構成するメモリセル間で大きくばら
つく。消去ベリファイによって検出されたメモリセルの
データを完全に消去すべく再印加される消去パルスは、
検出されたメモリセルよりもデータ消去されにくいメモ
リセルに対しては完全なデータ消去を行なうことができ
ない場合がある。この場合には、次の消去ベリファイに
よってこのデータ消去されにくいメモリセルが消去ベリ
ファイによって検出された時点で、メモリアレイ内のす
べてのメモリセルに再度消去パルスが印加される。 したがって、メモリアレイを構成するメモリセル間で、
データ消去のされやすさのばらつきが大きいほど、最も
データ消去されにくいメモリセルに対するデータ消去が
完了するまで（メモリアレイ内のすべてのメモリセルの
データが完全に消去されるまで）の、メモリアレイへの
消去パルスの印加回数が増える。このため、消去動作完
了時に多くのメモリセルに過消去が生じる可能性が高い
。

【００５７】１つのメモリアレイを構成するメモリセル
間における、データ消去のされやすさのばらつきは前述
したように、製造上および回路構成上の種々の要因によ
るものである。このようなばらつきは、１つのメモリア
レイを構成するメモリセルの数の増大に伴って大きくな
る。したがって、近年の、半導体記憶装置の大容量化す
なわちビット数の増大は上述のような問題をより顕著に
する。

【００５８】ところで、ＮチャネルＭＯＳトランジスタ
においてゲート電圧が０Ｖであるとき、ゲートとドレイ
ン拡散領域との重なり領域にバンド間トンネリングとい
う現象が生じる。この現象は、ソース電位が高い場合に
ゲートとソース拡散領域との重なり領域においても生じ
る。バンド間トンネリングは、ゲート電圧が０Ｖである
ために、Ｎ型のドレイン拡散領域およびソース拡散領域
の表面が深いデプリケーション状態となることによって
生じる。これらＮ型拡散領域の表面が深いデプリケーシ
ョン状態となると、ゲート下の酸化膜と基板との境界部
分におけるエネルギバンドの曲りが急峻になる。このた
め、Ｎ型拡散領域において価電子帯の電子が伝導帯にト
ンネルする。このとき生じたホールは設置された基板に
流れ、一方、伝導帯にトンネルした電子はＮ型拡散領域
に集まる。基板にホールが流込むことによって生じる電
流は、このＮチャネルＭＯＳトランジスタのリーク電流
となる。データ消去時には、メモリトランジスタのソー
ス２３０に高圧が印加されコントロールゲート２００が
接地されるので、このようなバンド間トンネリングが生
じる。

【００５９】再度図２２を参照して、データ消去時には
基板２４０と酸化膜２５０との間の境界面のソース２３
０近傍部分２６０においてバンド間トンネリング現象が
生じることが知られている。基板２４０は接地されるの
で、この減少によって生じたホールは基板２４０側にリ
ーク電流として流れ、電導体にトンネルした電子はフロ
ーティングゲート２１０から引抜かれた電子とともにソ
ース２３０側に流れる。このようなフラッシュＥＰＲＯ
Ｍにおけるバンド間トンネル現象についてはＪ．Ｃｈｅ
ｎ　ｅｔ　ａｌ．，”Ｓｕｂｂｒｅａｋｄ　ｏｗｎ　ｄ
ｒａｉｎ　ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ　ｉｎ　Ｍ
ＯＳＦＥＴ，”　ＩＥＥＥＥＬｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅ　ｌｅｔｔ．，ｖｏｌ．ＥＤＬ−８，ｐｐ．５１５
−５１７，１９８７．および、Ｈ．Ｋｕｍｅ　ｅｔ　ａ
ｌ．，”ＡＦＬＡＳＨ−ＥＲＡＳＥ　ＥＥＰＲＯＭ　Ｃ
ＥＬＬ　ＷＩＴＨ　ＡＮ　ＡＳＹＭＭＥＴＲＩＣ　ＳＯ
ＵＲＣＥ　ＡＮＤ　ＤＲＡＩＮ　ＳＴＲＵＣＴＵＲＥ”
ＩＥＥＥＴｅｃｈ．Ｄｉｇ．ｏｆ　ＩＥＤＭ１９８７，
２５．８，ｐｐ．５６０−５６３　などに述べられてい
る。このような文献によれば、バンド間トンネリング現
象によって生じるリーク電流はソース２３０の電位が１
０Ｖ程度である場合に１つのメモリトランジスタに付き
１０−８Ａ程度である。したがって、１Ｍｂｉｔのフラ
ッシュＥＥＰＲＯＭの場合、１０Ｖの高圧パルスをソー
ス２３０に印加してデータ消去を行なうと、データ消去
時に生じるリーク電流は１０ｍＡとなる。

【００６０】このようなリーク電流は、消費電力の増大
によるチップの発熱や電源電圧の低下など種々の問題を
発生させる。一般に、このようなリーク電流の許容範囲
は数十ｍＡ以下である。しかしながら、近年の半導体装
置の大容量化にともない、フラッシュＥＥＰＲＯＭのメ
モリトランジスタの数も増大しつつあり、フラッシュＥ
ＥＰＲＯＭの容量も現在１６Ｍｂｉｔ程度まで大きくな
りつつある。たとえば１６ＭｂｉｔのフラッシュＥＥＰ
ＲＯＭの場合、１０Ｖの高圧パルスによってデータ消去
が行なわれると、データ消去時のリーク電流は１０ｍＡ
×１６、すなわち、１６０ｍＡと許容範囲を大きく越え
る。実際には、データ消去のためにソース２３０に印加
される電圧は１２Ｖであるから、実際のリーク電流の大
きさはこの値よりもさらに大きい。このような現状から
、データ消去時に生じるリーク電流はできるだけ低減さ
れる必要がある。

【００６１】また、たとえ、このようなバンド間トンネ
リング現象によるリーク電流の発生をともなうことなく
、トンネル現象を利用したデータ消去が行われたとして
も、同時にデータ消去されるメモリセルの数が多いと、
１回の消去パルス印加時にフローティングゲート２１０
からソース２３０への電子の引抜きによって生じる電流
は多大となる。したがって、消費電力の点から、各消去
パルス印加時にこのような電子の引抜きによって生じる
電流の総量も小さいことが望ましい。

【００６２】このように、１つのメモリアレイを構成す
るメモリセル数の増大にともない、データ消去時の消費
電力の増大という問題も顕著となる。

【００６３】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、消去パルスの印加および消去ベリフ
ァイの繰返しによってメモリセルに過消去が生じる危険
性が少なく、かつ、データ消去時の消費電力が低減され
た不揮発性半導体記憶装置を提供することである。

【００６４】

【課題を解決するための手段】上記のような目的を達成
するために本発明に係る不揮発性半導体記憶装置は、少
なくとも第１および第２のブロックに分割されたメモリ
セルアレイを含む。第１および第２のブロックは各々複
数のメモリセルを含む。これらのメモリセルの各々は、
アバランシェ崩壊を利用してデータ書込を行ない、かつ
、トンネル現象を利用してデータ消去を行なうことがで
きる電界効果半導体素子を含む。本発明に係る不揮発性
半導体記憶装置は、さらに、データ消去モードにおいて
、第１のブロックに含まれるすべてのメモリセルに、ト
ンネル現象が生じるのに十分な高電圧を一括して印加す
る第１の高圧印加手段と、データ消去モードにおいて、
第２のブロックに含まれるすべてのメモリセルに、トン
ネル現象が生じるのに十分な高電圧を一括して印加する
第２の高圧印加手段と、データ消去モードにおいて、第
１および第２のブロックに含まれるメモリセルの記憶デ
ータを読出す手段と、この読出手段によって読出された
データに基づいて、第１および第２の高圧印加手段を個
別に能動化／不能化する手段とを備える。

【００６５】上記のような目的を達成するために本発明
に係る不揮発性半導体記憶装置のデータ消去方法は、前
述のような電界効果半導体素子を含むメモリセルが複数
個含まれ、かつ、少なくとも第１および第２のブロック
に分割されたメモリセルアレイを備えた不揮発性半導体
記憶装置に適用されて、データ消去モードにおいて第１
のブロックに含まれるすべてのメモリセルにトンネル現
象が生じるのに十分な高電圧を一括して印加するステッ
プと、データ消去モードにおいて第２のブロックに含ま
れるすべてのメモリセルにトンネル現象が生じるのに十
分な高電圧を一括して印加するステップと、第１および
第２のブロックに含まれるメモリセルの記憶データを読
出すステップと、この読出によって読出されたデータに
基づいて、第１のブロックに含まれるすべてのメモリセ
ルおよび第２のブロックに含まれるすべてのメモリセル
に個別にかつ選択的に、トンネル現象が生じるのに十分
な高電圧を印加するステップとを備える。

【００６６】

【作用】本発明に係る不揮発性半導体記憶装置は、上記
のように、メモリセルアレイが少なくとも第１および第
２のブロックに分割され、かつ、トンネル現象が生じる
のに十分な高電圧を印加する手段が第１および第２のブ
ロックの各々に対応して設けられる構成を有する。さら
に、本発明に係る不揮発性半導体記憶装置は、第１およ
び第２のブロックに含まれるメモリセルから読出された
記憶データに基づいて、第１のブロックに対応して設け
られた第１の高圧印加手段と第２のブロックに対応して
設けられた第２の高圧印加手段とを個別に能動化／不能
化する手段を含んで構成される。このため、第１および
第２のブロックに含まれるメモリセルから読出されたデ
ータが“データ消去不良”を示すものであった場合、第
１および第２のブロックのうち、この“データ消去不良
”のメモリセルが存在するブロックにのみ、対応する高
圧印加手段によってデータ消去のための高圧を印加する
ことが可能となる。

【００６７】本発明に係る半導体記憶装置のデータ消去
方法は、上記のように構成されるため、データ消去のた
めの高圧が印加された第１および第２のブロックに含ま
れるメモリセルから読出されたデータに応じて、データ
消去のための高圧が、第１および第２のブロックの両方
、または、第１および第２のブロックのうちのいずれか
一方にのみ印加されたり、あるいは、第１および第２の
ブロックのいずれにも印加されなかったりする。

【００６８】

【実施例】図１は、本発明の一実施例のフラッシュＥＥ
ＰＲＯＭの構成を示す部分概略ブロック図である。図１
には、このフラッシュＥＥＰＲＯＭの消去動作に関与す
る部分が中心に示される。

【００６９】図１を参照して、このフラッシュＥＥＰＲ
ＯＭにおいて、メモリアレイは２つのサブアレイ１ａお
よび１ｂに分割される。そして、メモリアレイ１ａに対
応して、ローデコーダ４ａ，Ｙゲート２ａ，コラムデコ
ーダ５ａ，センスアンプ８ａ，ベリファイ／消去制御回
路１７ａ，および消去電圧印加回路１８ａが設けられる
。同様に、メモリアレイ１ｂに対応して、ローデコーダ
４ｂ，Ｙゲート２ｂ，コラムデコーダ５ｂ，センスアン
プ８ｂ，ベリファイ／消去制御回路１７ｂ，および消去
電圧印加回路１８ｂが設けられる。

【００７０】メモリアレイ１ａおよび１ｂは各々、従来
と同様の構成を有する。すなわち、メモリアレイ１ａに
おいて、ＦＡＭＯＳトランジスタによって構成されるメ
モリセルＭＣａ　は、ワード線５０ａおよびビット線３
０ａに沿って行方向および列方向にマトリクス状に配列
される。メモリアレイ１ａ内のすべてのメモリセルＭＣ
ａ　の各々を構成するトランジスタのソースはソース線
８０ａに共通に接続される。各メモリセルＭＣａ　を構
成するトランジスタのコントロールゲートおよびドレイ
ンは各々、対応するワード線５０ａのおよびビット線３
０ａに接続される。同様に、メモリアレイ１ｂにおいて
、ＦＡＭＯＳトランジスタによって構成されるメモリセ
ルＭＣｂ　はワード線５０ｂおよびビット線３０ｂに沿
って行方向および列方向にマトリクス状に配列される。 メモリアレイ１ｂ内のすべてのメモリセルＭＣｂ　の各
々を構成するトランジスタのソースはソース線８０ｂに
共通に接続される。各メモリセルＭＣｂ　のコントロー
ルゲートおよびドレインは各々、対応するワード線５０
ｂおよびビット線３０ｂに接続される。なお、メモリセ
ルＭＣａ　およびＭＣｂ　の構造は、図２２に示される
ものと同一である。したがって、本実施例のフラッシュ
ＥＥＰＲＯＭにおいても、データ消去はソース線８０ａ
および８０ｂに高圧パルスを与え、かつ、ワード線５０
ａおよび５０ｂを接地することによって行なうことがで
きる。

【００７１】メモリアレイ１ａからのデータ読出のため
の、ローデコーダ４ａ，Ｙゲート２ａ，コラムデコーダ
５ａ，およびセンスアンプ８ａの動作は従来と同様であ
るので説明は省略する。メモリアレイ１ｂからのデータ
読出のための、ローデコーダ４ｂ，Ｙゲート２ｂ，コラ
ムデコーダ５ｂ，およびセンスアンプ８ｂの動作も従来
と同様であるので説明は省略する。

【００７２】このフラッシュＥＥＰＲＯＭは、上述の回
路部に加えて、ブロック選択／マスク回路８００，アド
レスバッファ６，入出力バッファ９，アドレスカウンタ
１９，およびスイッチ回路２０を含む。

【００７３】アドレスバッファ６には、外部アドレス端
子Ａ０〜ＡＫが接続される。入出力バッファ９には、外
部入出力端子Ｉ／Ｏ０　〜Ｉ／ＯＮが接続される。通常
のデータ書込時において、アドレスバッファ６は、アド
レス端子Ａ０〜ＡＫに外部より与えられるアドレス信号
を取込んでスイッチ回路２０に与える。入出力バッファ
９は、通常のデータ書込時に、入出力端子Ｉ／Ｏ０　〜
Ｉ／ＯＮ　に外部から与えられる入力データを取込み、
かつ、通常のデータ読出時に、メモリアレイ１ａおよび
１ｂからの読出データ等の出力データを入出力端子Ｉ／
Ｏ０　〜Ｉ／ＯＮ　に導出する。

【００７４】通常のデータ書込時およびデータ読出時に
おいて、スイッチ回路２０はアドレスバッファ６の出力
およびアドレスカウンタ９の出力のうち、アドレスバッ
ファ６からのアドレス信号を選択的にローデコーダ４ａ
および４ｂと、コラムデコーダ５ａおよび５ｂと、ブロ
ック選択／マスク回路８００とに与える。本実施例にお
いて、アドレス信号は、メモリセルの行方向および列方
向のアドレスをそれぞれ示すローアドレス信号およびコ
ラムアドレス信号に加えて、いずれのメモリセルアレイ
に含まれるメモリセルを選択するかを示すブロックアド
レス信号を含むものとする。ローデコーダ４ａおよび４
ｂならびにコラムデコーダ５ａおよび５ｂは、スイッチ
回路２０出力およびブロック選択／マスク回路８００の
出力をデコードする。

【００７５】通常のデータ書込時およびデータ読出時に
おいて、ブロック選択／マスク回路８００は、スイッチ
回路２０からのアドレス信号に含まれるブロックアドレ
ス信号をローデコーダ４ａおよび４ｂと、コラムデコー
ダ５ａおよび５ｂとに与える。

【００７６】以下、このフラッシュＥＥＰＲＯＭのデー
タ消去モードにおける動作について、図２，図４，およ
び図１１を参照しながら詳細に説明する。図２は、消去
電圧印加回路１８ａおよび１８ｂの具体的構成の一例を
示す回路図である。図４は、このフラッシュＥＥＰＲＯ
Ｍの消去モードにおける動作の流れを示す動作フロー図
である。

【００７７】図１１は、本実施例のフラッシュＥＥＰＲ
ＯＭのデータ消去モードにおけるデータ読出方式を概念
的に示す図である。

【００７８】このフラッシュＥＥＰＲＯＭが消去モード
に入ると、アドレスバッファ６および入出力バッファ９
が不活性化され、一方、アドレスカウンタ１９が活性化
される。活性化されたアドレスカウンタ１９は、カウン
ト動作によってアドレス信号を発生することができる。 アドレスカウンタ１９から発生されたアドレス信号はス
イッチ回路２０に与えられる。消去モードにおいて、ス
イッチ回路２０は、アドレスカウンタ１９の出力および
アドレスバッファ６の出力のうち、アドレスカウンタ１
９の出力を選択的にローデコーダ４ａおよび４ｂならび
にコラムデコーダ５ａおよび５ｂと、ブロック選択／マ
スク回路８００とに与える。なお、アドレスカウンタ１
９のカウント値が最大値を示すとき、アドレスカウンタ
１９が出力するアドレス信号はメモリアレイ１ａおよび
１ｂの最終アドレスを示すものとする。

【００７９】消去モードにおいて、ブロック選択／マス
ク回路８００は、スイッチ回路２０からのアドレス信号
に含まれるブロックアドレス信号を、メモリアレイ１ａ
に含まれるメモリセルおよびメモリアレイ１ｂに含まれ
るメモリセルの両方を選択することを指示するものに変
換し、変換したブロックアドレス信号をローデコーダ４
ａおよび４ｂとコラムデコーダ５ａおよび５ｂとに与え
る。図３は、この変換のためにブロック選択／マスク回
路８００内に設けられる回路（マスク回路）の一例を示
す回路図である。

【００８０】図３を参照して、マスク回路は、２入力Ｏ
ＲゲートＯＲ１およびＯＲ２を含む。ＯＲゲートＯＲ１
の一方の入力端およびＯＲゲートＯＲ２の一方の入力端
にはそれぞれ、相補な論理値のブロックアドレス信号Ａ
およびその反転信号が与えられる。ＯＲゲートＯＲ１の
他方の入力端およびＯＲゲートＯＲ２の他方の入力端は
、ともに、マスク信号を受ける。マスク信号電位は、通
常のデータ書込みおよびデータ読出時には、論理値“０
”に対応する論理レベルとされ、データ消去モードにお
いては、論理値“１”に対応する論理レベルとされる。 したがって、マスク回路の出力信号Ｍ１およびＭ２の論
理値は、通常のデータ書込時およびデータ読出時におい
て、それぞれブロックアドレス信号Ａおよびその反転信
号の論理値に応じたものとなるが、データ消去モードに
おいては、ブロックアドレス信号Ａおよびその反転信号
の論理値にかかわらず、ともに論理値“１”となる。ロ
ーデコーダおよびコラムデコーダは一般に、アドレス信
号として与えられる複数の信号を異なる組合せで入力と
する複数のＮＡＮＤゲート等の複数の論理ゲートによっ
て構成される。このため、ローデコーダ４ａおよび４ｂ
ならびにコラムデコーダ５ａおよび５ｂにブロック選択
／マスク回路からブロックアドレス信号として与えられ
る複数の信号が同一の論理値を示すならば、ローデコー
ダ４ａおよびコラムデコーダ５ａによるメモリアレイ１
ａからのワード線５０ａおよびビット線３０ａの選択と
、ローデコーダ４ｂおよびコラムデコーダ５ｂによるメ
モリアレイ１ｂからのワード線５０ｂおよびビット線３
０ｂの選択とが同時に行なわれる。これによって、デー
タ消去モードにおいて、メモリアレイ１ａおよび１ｂか
ら同時にデータが読出されるので、消去ベリファイがメ
モリアレイ１ａおよび１ｂに対して同時に行なわれる。

【００８１】消去モードにおいて、ベリファイ／消去制
御回路１７ａおよび１７ｂが各々消去電圧印加回路１８
ａおよび１８ｂに消去パルスとして高圧パルスを供給す
るサイクル（以下、消去サイクルと呼ぶ）と、ベリファ
イ／消去制御回路１７ａおよび１７ｂが各々メモリアレ
イ１ａおよび１ｂに対して消去ベリファイを行なうサイ
クル（以下、消去ベリファイサイクルと呼ぶ）とが繰返
される。

【００８２】図１１を参照して、本実施例では１回の消
去ベリファイサイクルにおいて、メモリアレイ１ａおよ
び１ｂから同時に、アドレス順（図中矢印の方向）にす
べてのメモリセルの記憶データが読出される。そして、
この読出によってデータ未消去のメモリセル×が検出さ
れた時点で、このデータ未消去のメモリセルを含むメモ
リアレイに対応して設けられたラッチ回路３００にのみ
、データ未消去のメモリセルが存在することを示すデー
タ“１”がセットされる。

【００８３】スイッチ回路４００は、消去ベリファイサ
イクルにおいて端子ＴＣＣからの電源電圧ＶＣＣをロー
デコーダ４ａに与える。消去サイクルにおいて、スイッ
チ回路４００は端子ＴＰＰからの高圧ＶＰＰを高圧パル
ス源７００に与える。

【００８４】消去ベリファイサイクルにおいて、ベリフ
ァイ／消去制御回路１７ａは、ローデコーダ４ａおよび
コラムデコーダ５ａが通常のデータ読出時と同様に動作
するように、これらを制御する。これによって、ローデ
コーダ４ａは与えられるアドレス信号に応答して、メモ
リアレイ１ａ内のワード線５０ａのうちの１本にのみス
イッチ回路４００からの“Ｈ”レベルの電源電圧ＶＣＣ
を供給する。一方、コラムデコーダ５ａは、与えられた
アドレス信号に応答して、メモリアレイ１ａ内のビット
線３０ａのうちの１本にのみ“Ｈ”レベルの電圧を供給
するとともに、この１本のビット線のみをセンスアンプ
８ａに電気的に接続する。同様に、ベリファイ／消去制
御回路１７ｂは、ローデコーダ４ｂおよびコラムデコー
ダ５ｂが通常のデータ読出時と同様に動作するように、
これらを制御する。これによって、ローデコーダ４ｂは
、与えられるアドレス信号に応答して、メモリアレイ１
ｂ内のワード線５０ｂのうちの１本にのみ選択的に“Ｈ
”レベルの電圧を供給する。コラムデコーダ５ｂは与え
られたアドレス信号に応答して、メモリアレイ１ｂ内の
ビット線３０ｂのうちの１本にのみ“Ｈ”レベルの電圧
を与えるとともに、この１本のビット線のみをセンスア
ンプ８ｂに電気的に接続する。同時に、ベリファイ／消
去制御回路１７ａおよび１７ｂはそれぞれ、消去電圧印
加回路１８ａおよび１８ｂから高圧パルスが出力されな
いように、消去電圧印加回路１８ａおよび１８ｂを制御
する。

【００８５】消去電圧印加回路１８ａおよび１８ｂは各
々、たとえば図２に示されるような構成を有する。図２
を参照して、消去電圧印加回路１８ａおよび１８ｂは各
々、ラッチ回路３００と、高圧スイッチ５００とを含む
。高圧スイッチ５００は、電源電圧５Ｖをゲートに受け
るＮチャネルＭＯＳトランジスタ３１０と、Ｐチャネル
ＭＯＳトランジスタ３２０，３３０，および３５０と、
ＮチャネルＭＯＳトランジスタ３４０および３６０とを
含む。前記トランジスタ３３０および３４０は、高圧パ
ルス源７００と接地との間に直列に接続されてインバー
タＩＮＶ１を構成する。同様に、前記トランジスタ３５
０および３６０は、高圧パルス源７００と接地との間に
直列に接続されてインバータＩＮＶ２を構成する。 前記トランジスタ３２０は、高圧パルス源７００とイン
バータＩＮＶ１の入力端との間に接続される。トランジ
スタ３２０のゲートはインバータＩＮＶ１の出力端に接
続される。トランジスタ３１０は、ラッチ回路３００の
出力端とインバータＩＮＶ１の入力端との間に接続され
る。もう１つのインバータＩＮＶ２は、インバータＩＮ
Ｖ１の出力端と、メモリアレイ１ａ（１ｂ）のソース線
８０ａ（８０ｂ）との間にもうけられる。トランジスタ
３１０は、トランジスタ３３０および３４０のゲート電
圧を電源電圧５Ｖ以下に保持することによって、トラン
ジスタ３３０および３４０に高圧が印加されこれらが破
壊されるのを防ぐ。

【００８６】ラッチ回路３００は、図１におけるベリフ
ァイ／消去制御回路１７ａ（１７ｂ）から与えられるデ
ータ信号をラッチする。さらに、ラッチ回路３００は、
外部からのリセット信号によってラッチデータを“０”
にリセットされるように構成される。高圧パルス源７０
０は、消去サイクルにおいて、スイッチ回路４００から
の高圧ＶＰＰを短いパルス幅の高圧パルスに変換して消
去パルスとして出力し、消去ベリファイサイクルにおい
ては通常の電源電圧を出力する。本実施例では、消去ベ
リファイサイクルの初めに、ラッチ回路３００にベリフ
ァイ／消去制御回路１７ａ（１７ｂ）からリセット信号
が与えられる。これによって、ラッチ回路３００の出力
電圧が論理値“０”に対応するレベル“Ｌ”となる（図
４の動作ステップＳ４）。トランジスタ３１０は電源電
圧５Ｖをゲートに受けて常にＯＮ状態であるので、ラッ
チ回路３００から出力された“Ｌ”レベルの電圧はイン
バータＩＮＶ１のトランジスタ３３０を導通させる。こ
の結果、インバータＩＮＶ１の出力端に高圧パルス源７
００から出力される“Ｈ”レベルの電圧が供給される。 この、インバータＩＮＶ１の出力端の電圧はインバータ
ＩＮＶ２によって“Ｌ”レベルの接地電圧に反転されて
ソース線８０ａ（８０ｂ）に付与される。つまり、ソー
ス線８０ａ（８０ｂ）が接地される。

【００８７】このように、消去電圧印加回路１８ａおよ
び１８ｂが図２に示されるように構成される場合、消去
ベリファイサイクルの初めにラッチ回路３００が対応す
るベリファイ／消去制御回路１７ａまたは１７ｂにリセ
ットされることによって、ソース線８０ａおよび８０ｂ
は接地され、高電位にならない。

【００８８】上記のような回路動作によって、消去ベリ
ファイサイクルにおいては、メモリアレイ１ａおよび１
ｂから同時に、データが読出される。メモリアレイ１ａ
から読出されたデータはセンスアンプ８ａによってセン
スされてベリファイ／消去制御回路１７ａに与えられる
。同様に、メモリアレイ１ｂから読出されたデータは、
センスアンプ８ｂによってセンスされてベリファイ／消
去制御回路１７ｂに与えられる。ベリファイ／消去制御
回路１７ａは、センスアンプ８ａから与えられた読出デ
ータがフローティングゲートから電子を完全に除去され
た状態に対応するもの“１”であるか否かを判別する。

【００８９】つまり、図４を参照して、消去ベリファイ
サイクルにおいて、メモリアレイ１ａからデータが読出
され（動作ステップＳ５）、次に、読出されたデータに
基づいて、現在選択されているメモリセルにおいてデー
タ消去は完了したか否かが判別される（動作ステップＳ
６）。読出データが“０”であれば、現在選択されてい
るメモリセルにおいてデータ消去は不完全であると判断
できる。この場合には、ベリファイ／消去制御回路１７
ａは、消去電圧印加回路１８ａ内のラッチ回路３００（
第２図参照）にデータ“１”をセットするために“Ｈ”
レベルのデータ信号ＥＲＳを発生する（動作ステップＳ
７）。そして、ベリファイ／消去制御回路１７ａは、ア
ドレスカウンタ１９のカウント値をインクリメントする
信号を出力する。これによって、アドレスカウンタ１９
のカウント値がインクリメントされて、アドレスカウン
タ１９から発生されるアドレス信号がインクリメントさ
れる（動作ステップＳ８）。ただし、読出されたデータ
が“１”であれば、現在選択されているメモリセルに対
するデータ消去は完了したと判断されるので、ベリファ
イ／消去制御回路１７ａはデータ信号ＥＲＳを出力しな
い。

【００９０】アドレスカウンタ１９のカウント値が既に
最大値であり、動作ステップＳ８におけるインクリメン
トによってそれ以上カウント値をインクリメントするこ
とができなければ、消去ベリファイサイクルにおけるデ
ータ読出動作は終了する（動作ステップＳ９）。しかし
、アドレスカウント１９のカウント値がまだ最大値に達
していなければ（動作ステップＳ９の判別結果が“Ｎｏ
”の場合）、このインクリメントによってアドレス信号
は更新される。この場合には、ベリファイ／消去制御回
路１７ａはローデコーダ４ａおよびコラムデコーダ５ａ
を、メモリアレイ１ａからのデータ読出しが実現される
ように、引続き制御する。したがって、メモリアレイ１
ａから、更新されたアドレス信号が示すアドレスに対応
するメモリセルの記憶データが読出される。ベリファイ
／消去制御回路１７ａは、この新たに読出されたデータ
に基づいて、現在選択されているメモリセルがデータ消
去不良であるか否かを判別し、この判別結果に応じて、
消去電圧印加回路１８ａ内のラッチ回路３００にデータ
“１”をセットするか、あるいは、リセット状態に保持
する。つまり、更新されたアドレスのメモリセルに対す
る消去ベリファイのための一連の回路動作、すなわち、
図４における動作ステップＳ５〜Ｓ７が行なわれる。そ
の後、アドレスカウンタ１９から発生されるアドレス信
号がベリファイ／消去制御回路１７ａによってさらにイ
ンクリメントされる（動作ステップＳ８）。そして、ア
ドレスカウンタ１９のカウント値を、このインクリメン
トによってさらにインクリメントすることができれば、
再度動作ステップＳ５〜Ｓ９で示される回路動作が繰返
されて、インクリメントされたアドレス信号が示すアド
レスのメモリセルに対して消去ベリファイが行なわれる
。

【００９１】このように、消去ベリファイサイクルにお
いては、１つのアドレスからデータが読出され、読出さ
れたデータがデータ消去不良を示すものである場合にの
み消去電圧印加回路１８ａ内のラッチ回路３００をデー
タ“１”にセットするという回路動作が繰返される。一
方、ベリファイ／消去制御回路１７ｂも、ベリファイ／
消去制御回路１７ａと同一の動作を行なう。なお、アド
レスカウンタ１９のカウント値はこのフラッシュＥＥＰ
ＲＯＭが消去モードには入ったことに応答してリセット
される（図４の動作ステップＳ２）。アドレスカウンタ
１９のカウント値が最大値までインクリメントされて、
アドレス信号が最終アドレスを示すまでインクリメント
され終わると、メモリアレイ１ａおよび１ｂ内のすべて
のメモリセルＭＣａ　およびＭＣｂ　がデータ消去不良
の有無をチェックされ終わる。

【００９２】消去ベリファイサイクルにおいて、ベリフ
ァイ／消去制御回路１７ａがメモリアレイ１ａにおいて
データ消去不良のメモリセルを検出すると、この時点で
消去電圧印加回路１８ａ内のラッチ回路３００にデータ
“１”をセットする。ラッチ回路３００は、最初に与え
られたデータを外部からリセット信号を与えられない限
り保持し続ける。このため、メモリアレイ１ａ内に１つ
でもデータ消去不良のメモリセルがあると、メモリアレ
イ１ａ内のすべてのメモリセルＭＣａ　がチェックされ
終わった時点において、消去電圧印加回路１８ａ内のラ
ッチ回路３００のラッチデータは“１”である。しかし
、メモリアレイ１ａ内にデータ消去不良のメモリセルが
存在しなければ、消去ベリファイサイクルにおいてベリ
ファイ／消去制御回路１７ａから信号ＥＲＳは一度も出
力されない。このため、この場合には、メモリアレイ１
ａ内のすべてのメモリセルＭＣａがチェックされ終わっ
た時点において、消去電圧印加回路１８ａ内のラッチ回
路３００のラッチデータは“０”のままである。

【００９３】同様に、メモリアレイ１ｂ内に１つでもデ
ータ消去不良のメモリセルがあれば、ベリファイ／消去
制御回路１７ｂから“Ｈ”レベルのデータ信号ＥＲＳが
出力され、メモリアレイ１ｂ内にデータ消去不良のメモ
リセルが存在しなければ、消去ベリファイサイクルにお
いてベリファイ／消去制御回路１７ｂから信号ＥＲＳは
発生されない。したがって、メモリアレイ１ｂ内のすべ
てのメモリセルＭＣｂ　がチェックされ終わった時点で
の消去電圧印加回路１８ｂ内のラッチ回路３００のラッ
チデータは、メモリアレイ１ｂにデータ消去不良のメモ
リセルが存在する場合に“１”となり、存在しない場合
に“０”となる。

【００９４】それゆえ、アドレスカウンタ１９のカウン
ト値が最大値までインクリメントされて図４における動
作ステップＳ４〜Ｓ９の回路動作が終了すると、データ
消去不良のメモリセルが存在したメモリアレイに対応す
る消去電圧印加回路内のラッチ回路３００にのみデータ
“１”がセットされる。

【００９５】アドレスカウンタ１９のカウント値が最大
値までインクリメントされてメモリアレイ１ａおよび１
ｂ内のすべてのメモリセルＭＣａ　およびＭＣｂ　がチ
ェックされ終わると、このフラッシュＥＥＰＲＯＭは消
去サイクルに移る。消去サイクルにおいて、ベリファイ
／消去制御回路１７ａは、ローデコーダ４ａがメモリア
レイ１内のすべてのワード線５０ａに接地電位を与える
ように、ローデコーダ４ａを制御する。同時に、ベリフ
ァイ／消去制御回路１７ｂも、ローデコーダ４ｂがメモ
リアレイ１ｂ内のすべてのワード線５０ｂに接地電位を
与えるように、ローデコーダ４ｂを制御する。これによ
って、メモリアレイ１ａおよび１ｂ内のすべてのメモリ
セルＭＣａ　およびＭＣｂ　の各々を構成するトランジ
スタのコントロールゲートに“Ｌ”レベルの接地電位が
与えられる。

【００９６】このとき、図２を参照して、消去電圧印加
回路１８ａ内のラッチ回路３００がデータ“１”にセッ
トされていれば、ラッチ回路３００の出力電圧は“Ｈ”
レベルである。したがって、この“Ｈ”レベルの電圧に
よってインバータＩＮＶ１内のトランジスタ３４０がＯ
Ｎ状態にあり、インバータＩＮＶ１の出力端が接地電位
となる。この接地電位によって、インバータＩＮＶ２内
のトランジスタ３５０がＯＮ状態となって、インバータ
ＩＮＶ２の出力端に高圧パルス源７００の出力が伝達さ
れる。なお、トランジスタ３２０は、インバータＩＮＶ
１の出力端の電位をゲートに受けてＯＮ状態となり、イ
ンバータＩＮＶ１の入力端の電位を高圧パルス源７００
の出力によって“Ｈ”レベルに固定する。これによって
、インバータＩＮＶ２の出力端に高圧パルス源７００の
出力が確実に供給される。消去サイクルにおいて、高圧
パルス源７００は通常の電源電圧５Ｖよりもはるかに高
い電位ＶＰＰの高圧パルスを出力する。したがって、消
去電圧印加回路１８ａ内のラッチ回路３００にデータ“
１”がセットされていれば、消去サイクルにおいて、メ
モリアレイ１ａ内のソース線８０ａにインバータＩＮＶ
２から高圧パルスが印加される。しかし、消去電圧印加
回路１８ａ内のラッチ回路３００にデータ“１”がセッ
トされていなければ、ラッチ回路３００の出力電圧は“
Ｌ”レベルのままであるので、ソース線８０ａはインバ
ータＩＮＶ２内のトランジスタ３６０を介して接地され
たままである。このように、消去電圧印加回路１８ａ内
のラッチ回路３００にデータ“１”がセットされている
場合に限り、消去サイクルにおいて、メモリアレイ１ａ
内のソース線８０ａに高圧パルスが印加される。つまり
、メモリアレイ１ａにデータ消去不良のメモリセルが存
在する場合に限りメモリアレイ１ａ内のすべてのメモリ
セルＭＣａ　消去パルスが印加される。

【００９７】同様に、消去電圧印加回路１８ｂ内のラッ
チ回路３００にデータ“１”がセットされていれば、高
圧パルス源７００から発生された高圧パルスが消去電圧
印加回路１８ｂ内のトランジスタ３５０を介してメモリ
アレイ１ｂ内のソース線８０ｂに印加される。そして、
消去電圧印加回路１８ｂ内のラッチ回路３００にデータ
“１”がセットされていなければ、メモリアレイ１ｂ内
のソース線８０ｂは消去電圧印加回路１８ｂ内のトラン
ジスタ３６０を介して接地されたままである。したがっ
て、メモリアレイ１ｂにデータ消去不良のメモリセルが
存在する場合に限り、消去電圧印加回路１８ｂからメモ
リアレイ１ｂ内のすべてのメモリセルＭＣｂ　に消去パ
ルスが印加される。

【００９８】このように、メモリアレイ１ａおよび１ｂ
内のすべてのメモリセルＭＣａ　およびＭＣｂ　がチェ
ックされ終わると、消去電圧印加回路１８ａ内のラッチ
回路３００にデータ“１”がセットされているか否かに
応じてメモリアレイ１ａに選択的に消去パルスが印加さ
れ、かつ、消去電圧印加回路１８ｂ内のラッチ回路３０
０にデータ“１”がセットされているか否かに応じてメ
モリアレイ１ｂに選択的に消去パルスが印加される（図
４における動作ステップＳ１０およびＳ３）。消去電圧
印加回路１８ａおよび１８ｂのいずれのラッチ回路３０
０にもデータ“１”がセットされていなければ、メモリ
アレイ１ａおよび１ｂのいずれにもデータ消去不良のメ
モリセルが存在しないと判断できる。したがって、この
場合に限り、このフラッシュＥＥＰＲＯＭのデータモー
ドにおけるすべての動作が終了する。

【００９９】消去電圧印加回路１８ａおよび１８ｂのう
ちの少なくともいずれか一方のラッチ回路３００にデー
タ“１”がセットされており、メモリアレイ１ａおよび
１ｂのうちの少なくともいずれか一方に消去パルスが印
加されると（動作ステップＳ３）、このフラッシュＥＥ
ＰＲＯＭは再度消去ベリファイサイクルおよびこれに続
く消去サイクルに入る。すなわち、図４における処理ス
テップＳ４〜Ｓ１０およびＳ２に対応する回路動作が再
開される。しかしながら、従来と異なり、消去ベリファ
イ後に発生される消去パルスはデータ消去不良のメモリ
セルが含まれるメモリアレイにのみ印加される。このた
め、既にデータ消去が完了したメモリセルのみを含むメ
モリアレイには消去パルスが印加されないので、消去パ
ルスの再印加によって過消去現象が生じるメモリセルの
数が従来に比べ低減される。

【０１００】動作ステップＳ３〜Ｓ１０に対応する回路
動作は、メモリアレイ１ａおよび１ｂのいずれにもデー
タ消去不良のメモリセルが存在しなくなるまで繰返され
る。つまり、最後の消去ベリファイサイクルにおいては
、メモリアレイ１ａおよび１ｂのいずれに対応して設け
られたラッチ回路３００にもデータ“１”がラッチされ
ずに、メモリアレイ１ａおよび１ｂに含まれるすべての
メモリセルからデータが読出される（図１１参照）。

【０１０１】さて、１つのメモリアレイを２つのメモリ
アレイ１ａおよび１ｂに分割することによって、各メモ
リアレイにおけるメモリセル間でのデータ消去されやす
さのばらつきが小さくなる。このため、メモリアレイ１
ａおよび１ｂの各々において、過消去が生じる危険性も
小さい。したがって、このフラッシュＥＥＰＲＯＭの消
去モードにおける回路動作終了後にメモリアレイ１ａお
よび１ｂ内のメモリセルに過消去が生じる危険性が従来
に比べ大幅に低減される。

【０１０２】なお、このフラッシュＥＥＰＲＯＭは、任
意の方法で消去モードに設定されてよい。たとえば、こ
のフラッシュＥＥＰＲＯＭは、図２４に示される従来の
フラッシュＥＥＰＲＯＭの場合と同様に、イレースイネ
ーブル信号ＥＥ等の外部制御信号に応答して消去モード
に設定されるように構成されることも可能である。

【０１０３】本実施例では、消去ベリファイサイクルに
おいてデータ消去不良のメモリセルが検出されても、各
メモリセルアレイ内のすべてのメモリセルＭＣがチェッ
クされるまで、メモリアレイに消去パルスが再印加され
ない。また、消去パルスがメモリアレイに再印加された
後の消去ベリファイサイクルにおいて、各メモリアレイ
のメモリセルは、再度、アドレス順にすべてチェックさ
れる。このため、データ消去不良のメモリセルが検出さ
れてから、実際にこのメモリセルに消去パルスが印加さ
れるまでに時間がかかるとともに、データ消去が完了し
ていることが既に確認されているメモリセルまでもが再
度チェックされる。したがって、より効率的なデータ消
去が実現されにくい。

【０１０４】図５は、上記実施例のフラッシュＥＥＰＲ
ＯＭを改良してより効率よくデータ消去を行なうことが
できるようにしたフラッシュＥＥＰＲＯＭの構成を示す
部分概略ブロック図であり、本発明の他の実施例を示す
。図５には、データ消去に関連する回路部分が中心に示
される。図６は、図５に示されるフラッシュＥＥＰＲＯ
Ｍのデータ消去モードにおける動作の流れを示す動作フ
ロー図である。図１３は、図４のフラッシュＥＥＰＲＯ
Ｍのデータ消去モードにおけるデータ読出方式を概念的
に示す図である。以下、図６および図１３を参照しなが
ら、図５に示されるフラッシュＥＥＰＲＯＭのデータ消
去のための構成および動作について詳細に説明する。

【０１０５】図５を参照して、このフラッシュＥＥＰＲ
ＯＭは、先の実施例の場合と同様に、メモリアレイが２
つのサブアレイ１ａおよび１ｂに分割される。メモリア
レイ１ａに対応して、Ｙゲート２ａ，ソース線スイッチ
３ａ，書込回路７ａ，センスアンプ８ａ、コンパレータ
１０１ａ，およびローカル不良ラッチ回路１０２ａが設
けられる。同様に、メモリアレイ１ｂに対応して、Ｙゲ
ート２ｂ，ソース線スイッチ３ｂ，書込回路７ｂ，セン
スアンプ８ｂ，コンパレータ１０１ｂ，およびローカル
不良ラッチ回路１０２ｂが設けられる。メモリアレイ１
ａおよび１ｂの各々の構成は、上記実施例におけるもの
と同一である。本実施例では、ローデコーダ４がメモリ
アレイ１ａおよび１ｂの両方に共通に設けられる。同様
に、コラムデコーダ５も、Ｙゲート２ａおよび２ｂの両
方に共通に設けられる。

【０１０６】消去制御回路１１０は、グローバル不良ラ
ッチ回路１０３と、第１アドレスカウンタ１０４と、第
２のアドレスカウンタ１０５と、消去パルス発生制御回
路１０６とを含む。第１アドレスカウンタ１０４は、メ
モリアレイ１ａおよび１ｂのコラムアドレスを指示する
コラムアドレス信号を発生する。第２アドレスカウンタ
１０５は、メモリアレイ１ａおよび１ｂのローアドレス
を指示するローアドレス信号を発生する。アドレスバッ
ファ６は、外部アドレス端子Ａ０〜ＡＫからの外部アド
レス信号と、第１アドレスカウンタ１０４から発生され
るコラムアドレス信号および第２アドレスカウンタ１０
５から発生されるローアドレス信号とを受ける。入出力
バッファ９は、書込回路７ａおよび７ｂならびにセンス
アンプ８ａおよび８ｂと、外部入出力端子Ｉ／Ｏ０　〜
Ｉ／ＯＮとの間に設けられる。モード制御回路１０は、
外部端子からの、イレースイネーブル信号ＥＥ，チップ
イネーブルＣＥ，アウトプットイネーブル信号ＯＥ，プ
ログラム信号ＰＧＭ等の制御信号を受ける。スイッチ回
路４００は、外部より与えられる、データ消去およびデ
ータ書込みのために必要な高圧ＶＰＰを受ける。なお、
第１アドレスカウンタ１０４のカウンタ値が最大値を示
すとき、第１アドレスカウント１０４が出力するコラム
アドレス信号はメモリアレイ１ａおよび１ｂの最終コラ
ムアドレスを示すものとする。同様に、第２アドレスカ
ウンタ１０５のカウント値が最大値を示すとき、第２ア
ドレスカウンタ１０５が出力するローアドレス信号はメ
モリアレイ１ａおよび１ｂの最終ローアドレスを示すも
のとする。

【０１０７】本実施例においても、データ消去モードに
おける回路動作は、メモリアレイに消去パルスを印加す
る消去サイクルと、メモリアレイ内の各メモリセルから
データを読出し、読出したデータに基づいてデータ消去
が完了したか否かを確認する消去ベリファイサイクルと
の繰返しによって構成される。

【０１０８】図１３を参照して、本実施例によれば、１
回の消去ベリファイサイクルにおいて、メモリアレイ１
ａおよび１ｂから同時に、１行分のメモリセルの記憶デ
ータがアドレス順に読出される。この読出によってデー
タ未消去のメモリセルが検出された時点で、このデータ
未消去のメモリセルが含まれるメモリアレイに対応する
ラッチ回路（１０ａ，１０２ｂ）に、データ未消去のメ
モリセルが存在することを示すデータ“１”がセットさ
れる。

【０１０９】モード制御回路１０は、図２３および図２
５に示される従来のフラッシュＥＥＰＲＯＭの場合と同
様に、外部制御信号ＥＥ，ＣＥ，ＯＥ，およびＰＧＭに
応答して、このフラッシュＥＥＰＲＯＭの動作モードを
指定する信号を出力する。モード制御回路１０によって
、消去モードが指定されると、これに応答して、消去制
御回路１１０が消去サイクルと消去ベリファイサイクル
とが交互に繰返されるようにデータ消去に関連の回路部
を制御する。

【０１１０】消去モードにおいて、アドレスバッファ６
は消去制御回路１１０によって不活性化され、一方、第
１アドレスカウンタ１０４および第２アドレスカウンタ
１０５が活性化される。これによって、第１アドレスカ
ウンタ１０４および第２アドレスカウンタ１０５はそれ
ぞれ、カウント動作を開始して、コラムアドレス信号お
よびローアドレス信号を発生することが可能となる。第
１アドレスカウンタ１０４より発生されたコラムアドレ
ス信号はコラムデコーダ５に与えられる。第２アドレス
カウンタ１０５によって発生されたローアドレス信号は
ローデコーダ４に与えられる。

【０１１１】消去サイクルにおいて、スイッチ回路４０
０は、外部からの高圧ＶＰＰをソース線スイッチ３ａお
よび３ｂに与える。消去パルス発生制御部１０６は、消
去サイクルにおいて一定の短いパルス幅のパルス信号を
出力する。ここで、ソース線スイッチ３ａは、ローカル
不良ラッチ回路１０２ａにデータ“１”がラッチされて
いるときにのみ、スイッチ回路４００から与えられる高
圧ＶＰＰを消去パルス発生制御回路１０６からパルス信
号が与えられている期間メモリアレイ１ａ内のソース線
（図示せず）に印加する。同様に、ソース線スイッチ３
ｂは、ローカル不良ラッチ回路１０２ｂにデータ“１”
がラッチされている場合にのみ、与えられる高圧ＶＰＰ
を消去パルス発生制御回路１０６からパルス信号が与え
られている期間メモリアレイ１ｂ内のソース線８０ｂ（
図示せず）に印加する。一方、消去サイクルにおいて、
ローデコーダ４はメモリアレイ１ａおよび１ｂ内のワー
ド線５０ａおよび５０ｂにすべて接地電位を与える。し
たがって、ソース線スイッチ３ａは、ローカル不良ラッ
チ回路１０２ａにデータ“１”がラッチされている場合
にのみ、メモリアレイ１ａに消去パルスを印加し、ソー
ス線３ｂは、ローカル不良ラッチ回路１０２ｂにデータ
“１”がラッチされている場合にのみメモリアレイ１ｂ
に消去パルスを印加する（図６の動作ステップＳ１３）
。

【０１１２】ローカル不良ラッチ回路１０２ａおよびソ
ース線スイッチ３ａと、ローカル不良ラッチ回路１０２
ｂおよびソース線スイッチ３ｂとは、それぞれ、先の実
施例における消去電圧印加回路１８ａと消去電圧印加回
路１８ｂとに対応する。ソース線スイッチ３ａおよび３
ｂはいずれも、たとえば図２に示される高圧スイッチ５
００および高圧パルス源７００を含む。そして、ローカ
ル不良ラッチ回路１０２ａおよび１０２ｂはいずれも、
たとえば図２におけるラッチ回路３００に相当する。

【０１１３】メモリアレイ１ａおよび１ｂに消去パルス
が印加され終わると、このフラッシュＥＥＰＲＯＭは消
去ベリファイサイクルに移る。次に、消去ベリファイサ
イクルにおける回路動作について説明する。

【０１１４】まず、消去ベリファイサイクルの初めに第
１アドレスカウンタ１０４のカウント値がリセットされ
る（図６における動作ステップＳ１４）。同時に、消去
制御回路１１０が、ローカル不良ラッチ回路１０２ａお
よび１０２ｂのラッチデータを“０”にリセットする（
前記動作ステップＳ１４）。消去ベリファイサイクルに
おいて、スイッチ回路４００は電源電圧ＶＣＣをローデ
コーダ４に与える。

【０１１５】次に、メモリアレイ１ａおよび１ｂから通
常のデータ読出しが行なわれるように、ローデコーダ４
，コラムデコーダ５，センスアンプ８ａおよび８ｂが消
去制御回路１１０によって制御される。これによって、
ローデコーダ４は、メモリアレイ１ａおよび１ｂ内のワ
ード線のうち、第２アドレスカウンタ１０５から与えら
れるローアドレス信号に対応したワード線１本にのみス
イッチ回路４００からの“Ｈ”レベルの電源電圧を与え
る。一方、コラムデコーダ５は、メモリアレイ１ａ内の
ビット線およびメモリアレイ１ｂ内のビット線のうちか
ら各々、第１アドレスカウンタ１０４からのコラムアド
レス信号の対応するビット線１本を選択する。センスア
ンプ８ａおよび８ｂは各々、コラムデコーダ５によって
選択されたビット線に流れる電流の有無を判別し、この
判別結果に応じたデータ信号を出力する。この結果、第
１アドレスカウンタ１０４が出力するコラムアドレス信
号が示すコラムアドレスおよび第２アドレスカウンタ１
０５が出力するローアドレス信号が示すローアドレスに
よって決定される位置にあるメモリセルのデータがメモ
リアレイ１ａおよび１ｂから同時に読出される（図６の
動作ステップＳ１５）。

【０１１６】次に、コンパレータ１０１ａは、センスア
ンプ８ａの出力データ、すなわち、メモリアレイ１ａに
おいて現在選択されているメモリセルの記憶データを、
データ消去が完了したことを示すデータ“１”と比較す
る（図６の動作ステップＳ１６）。そして、これら２つ
のデータが一致すれば、メモリアレイ１ａにおいて現在
選択されているメモリセルに対するデータ消去は完了し
たと判断できるので、コンパレータ１０１ａはローカル
不良ラッチ回路１０２ａをリセット状態に保持する。し
かし、これら２つのデータが一致しなければ、現在選択
されているメモリセルに対するデータ消去は完了してい
ないと判断できるので、コンパレータ１０１ａはローカ
ル不良ラッチ回路１０２ａにデータ“１”をセットする
（図６の動作ステップＳ１７）。

【０１１７】前記動作ステップＳ１５およびＳ１６に対
応する回路動作はコンパレータ１０１ｂおよびローカル
不良ラッチ回路１０２ｂにおいても同時に行なわれる。 つまり、コンパレータ１０１ｂは、センスアンプ８ｂの
出力データ、すなわち、メモリアレイ１ｂにおいて現在
選択されているメモリセルの記憶データとデータ消去完
了を示すデータ“１”とを比較して、現在選択されてい
るメモリセルに対するデータ消去が完了したか否かを判
別する（動作ステップＳ１６）。これら２つのデータが
一致すれば、コンパレータ１０１ｂはローカル不良ラッ
チ回路１０２ｂをリセット状態に保持する。しかし、こ
れら２つのデータが一致しなければ、コンパレータ１０
１ｂがローカル不良ラッチ回路１０２ｂにデータ“１”
をセットする（動作ステップＳ１７）。

【０１１８】動作ステップＳ１７において、ローカル不
良ラッチ回路１０２ａおよび１０２ｂのうちの少なくと
もいずれか一方にデータ“１”がセットされると、セッ
ト状態となったローカル不良ラッチ回路のラッチデータ
によってグローバル不良ラッチ回路１０３にデータ“１
”がセットされる。

【０１１９】図６の動作ステップＳ１６およびＳ１７に
おける回路動作が終了すると、消去制御回路１１０にお
いて、第１アドレスカウンタ１０４のカウント値がイン
クリメントされる（図６の動作ステップＳ１８）。次に
、インクリメントされたカウント値が、最終のコラムア
ドレスを示すコラムアドレス信号に対応する値を越えて
いるか否かが判別される（図６の動作ステップＳ１９）
。前記インクリメントされたカウント値が最終のコラム
アドレスで対応する値を越えていないければ、メモリア
レイ１ａおよび１ｂ内にそれぞれ、今回の消去ベリファ
イサイクルにおいてまだ選択されていないビット線があ
ると考えられる。

【０１２０】そこで、この場合には、このインクリメン
ト後に第１アドレスカウンタ１０４から出力されるコラ
ムアドレス信号および、第２アドレスカウンタ１０５か
ら出力されるローアドレス信号に応答して、メモリアレ
イ１ａおよび１ｂからデータが読出される（図６の動作
ステップＳ１９およびＳ１５）。つまり、図６における
動作ステップＳ１５〜Ｓ１９に対応する回路動作が再開
される。このとき、第２アドレスカウンタ１０５のカウ
ント値はインクリメントされていないので、メモリアレ
イ１ａおよび１ｂからは、前回選択されたワード線と同
一のワード線と、前回選択されたビット線の次のビット
線との交点に配列されるメモリセルの記憶データが読出
される。そして、このメモリセルから読出されたデータ
に基づいて、メモリアレイ１ａおよび１ｂにおいて各々
今回選択されたメモリセルがデータ消去不良のメモリセ
ルであるか否かが判別され、この判別結果に応じてロー
カル不良ラッチ回路１０２ａおよび１０２ｂがセットさ
れる。

【０１２１】このような回路動作は、第１アドレスカウ
ンタ１０４のカウント値が最大値に達するまで繰返され
る。つまり、メモリアレイ１ａのメモリセルのうち、第
２アドレスカウンタ１０５が現在出力しているローアド
レス信号に対応する１行分のメモリセルおよび、メモリ
アレイ１ｂ内のメモリセルのうち、第２アドレスカウン
タ１０５が現在出力しているローアドレス信号に対応す
る１行分のメモリセルの各々に対して消去ベリファイが
行なわれる。そして、メモリアレイ１ａにおける前記１
行分のメモリセルに１つでもデータ消去不良のメモリセ
ルがあれば、ローカル不良ラッチ回路１０２ａおよびグ
ローバル不良ラッチ回路１０３にデータ“１”がセット
される。同様に、メモリアレイ１ｂの前記１行分のメモ
リセルに１つでもデータ消去不良のメモリセルがあれば
、ローカル不良ラッチ回路１０２ｂおよびグローバル不
良ラッチ回路１０３にデータ“１”がセットされる。 したがって、メモリアレイ１ａおよび１ｂの各々におけ
る前記１行分のメモリセルに１つでもデータ消去不良の
メモリセルがあればグローバル不良ラッチ回路１０３に
データ“１”がセットされる。

【０１２２】第１アドレスカウンタ１０４のカウント値
が最大値に達し、図６における動作ステップＳ１５〜Ｓ
１９に対応する回路動作がすべてのコラムアドレスに関
して完了すると、グローバル不良ラッチ回路１０３にデ
ータ“１”がセットされているか否かが判別される（図
６の動作ステップＳ２０）。グローバルラッチ回路１０
３にデータ“１”がセットされていれば、今回消去ベリ
ファイが行なわれた、メモリアレイ１ａ内の１行分のメ
モリセルおよびメモリアレイ１ｂ内の１行分のメモリセ
ルのいずれかにデータ消去不良のメモリセルが存在する
と考えられる。そこで、グローバル不良ラッチ回路１０
３にデータ“１”がセットされている場合には、このフ
ラッシュＥＥＰＲＯＭの回路動作は消去サイクルに戻る
。つまり、図６における動作ステップＳ１３〜Ｓ２０に
対応する一連の回路動作が再開される。しかし、グロー
バル不良ラッチ回路１０３にデータ“１”がセットされ
ていなければ、今回消去ベリファイが行なわれた、メモ
リアレイ１ａ内の１行分のメモリセルおよびメモリアレ
イ１ｂ内の１行分のメモリセルのいずれにもデータ消去
不良のメモリセルが存在しないと考えられる。そこで、
この場合には、第２アドレスカウンタ１０５が現在出力
しているローアドレス信号が示すアドレスの次のアドレ
スに対応する行にデータ消去不良のメモリセルがあるか
否かをチェックするために、第２アドレスカウンタ１０
５のカウンタ値がインクリメントされる（図６の動作ス
テップＳ２１）。

【０１２３】第２アドレスカウンタから出力されるロー
アドレス信号が、このインクリメントによってインクリ
メントされれば、メモリアレイ１ａおよび１ｂにまだ消
去ベリファイが行なわれていない行がある。そこで、こ
の場合には、図６における動作ステップＳ１４〜Ｓ２２
に対応する回路動作が再度行なわれる（図６の動作ステ
ップＳ２２）。

【０１２４】このように、本実施例では、メモリアレイ
１ａおよび１ｂの各々に関して、１行分のメモリセルが
チェックされるごとに、チェックされた行にデータ消去
不良のメモリセルが存在するメモリアレイにのみ消去パ
ルスが再印加される。そして、この行にデータ消去不良
のメモリセルが存在しなくなると（動作ステップＳ２０
における判別結果が“Ｎｏ”となると）、第２アドレス
カウンタ１０５のカウント値がインクリメントされる。 したがって、データ消去不良のメモリセルが存在する行
が検出されると、このメモリセルのデータが完全に消去
されるまで消去パルスが再印加される。そして、このメ
モリセルのデータが完全に消去されると、次の行に対し
て消去ベリファイが行なわれる（図１３参照）。なお、
第２アドレスカウンタ１０５のカウント値は、このフラ
ッシュＥＥＰＲＯＭが消去モードには入ったことに応答
してリセットされる（図６の動作ステップＳ１２）。し
たがって、第２アドレスカウンタ１０５のカウント値が
最大値となって、メモリアレイ１ａおよび１ｂの各々に
おける最終アドレスに対応する行に含まれるすべてのメ
モリセルのデータが完全に消去されると、メモリアレイ
１ａおよび１ｂ内のすべてのアドレスのメモリセルのデ
ータが消去され終わる。つまり、最後の消去ベリファイ
サイクルにおいては、メモリアレイ１ａおよび１ｂのい
ずれに対応して設けられたローカルラッチ回路にもデー
タ“１”がラッチされることなく、メモリアレイ１ａお
よび１ｂからそれぞれ、最後の行に配列されたすべての
メモリセルの記憶データが読出される（図１３参照）。

【０１２５】それゆえ、このフラッシュＥＥＰＲＯＭは
データ消去および消去ベリファイのための一切の動作を
終了して消去モードから脱する。

【０１２６】実際には、消去制御回路１１０は１チップ
のＣＰＵ（中央演算処理装置）などの制御回路部に組込
まれる。そして、第１アドレスカウンタ１０４および第
２アドレスカウンタ１０５のカウント値のインクリメン
トや、グローバル不良ラッチ回路１０３のラッチデータ
の判別や、消去パルス発生制御回路１０６の動作制御な
どは、この制御回路部の制御動作によって実行される。

【０１２７】なお、書込回路７ａおよび７ｂは各々、従
来と同様に、データ書込モードにおいてＹゲート２ａお
よび２ｂに、入出力バッファ９から与えられたデータに
応じた電圧を出力することによって、メモリアレイ１ａ
および１ｂ内の選択されたメモリセルにデータを書込む
ための回路である。

【０１２８】以上のように、本実施例では、メモリアレ
イ１ａおよび１ｂに対する消去パルスの再印加が、１行
分のメモリセルがチェックされるごとに行なわれる。し
たがって、まだチェックされていない行にデータ消去不
良のメモリセルがある場合、先に検出されたデータ消去
不良のメモリセルのために発生された消去パルスによっ
て、まだチェックされていないデータ消去不良のメモリ
セルに対してもデータ消去が行なわれる。このため、先
の実施例に比べ、メモリアレイ１ａおよび１ｂ内のすべ
てのメモリセルのデータを消去するのに要する時間が短
縮される。

【０１２９】上記実施例によれば、１回の消去ベリファ
イサイクルにおいて、途中でデータ未消去のメモリセル
が検出されても、そのまま各メモリアレイから１行分の
メモリセル全部の記憶データが読出されるが、１回の消
去ベリファイサイクルにおいて、データ未消去のメモリ
セルが検出された時点でデータ読出のための回路動作が
中断され消去サイクルが開始されてもよい。そのような
フラッシュＥＥＰＲＯＭは、たとえば図１に示される構
成によって実現される。

【０１３０】図７は、データ未消去のメモリセルが検出
され次第消去パルスが印加されるフラッシュＥＥＰＲＯ
Ｍの回路動作の流れを示す動作フロー図であり、本発明
のさらに他の実施例を示す。

【０１３１】図１４は、図７で示される実施例による、
消去ベリファイサイクルにおけるデータ読出方式を概念
的に示す図である。

【０１３２】図１，図７および図１４を参照して、この
実施例によれば、消去モードの始めにおける回路動作（
図７の動作ステップＳ２３，Ｓ２４）および消去サイク
ルにおける回路動作（図７の動作ステップＳ２５）は、
図１ないし図４で示された実施例の場合と同様である。 しかし、消去ベリファイサイクルにおいては、図１４に
示されるように、メモリアレイ１ａおよび１ｂから同時
に、各メモリセルの記憶データがアドレス順に読出され
、この読出によってデータ未消去のメモリセルが検出さ
れた時点で、このデータ未消去のメモリセルを含むメモ
リアレイに対応して設けられたラッチ回路３００にデー
タ“１”がセットされた後、即座に、このメモリアレイ
に消去パルスが印加される。そして、前記検出されたメ
モリセルのデータが完全に消去されると、メモリアレイ
１ａおよび１ｂからのデータ読出が同時に再開される。 このデータ読出は、前記検出されたメモリセルの次のア
ドレスから開始される。

【０１３３】以後、このような、データ読出→データ未
消去のメモリセルの検出→消去パルスの印加→検出され
たメモリセルのデータが完全に消去されたことの確認→
検出されたメモリセルの次のアドレスからデータ読出再
開、という一連の回路動作が繰返される。したがって、
最後の消去ベリファイサイクルにおいて、メモリアレイ
１ａおよび１ｂのいずれに対応して設けられたラッチ回
路３００にもデータ“１”がセットされることなく、メ
モリアレイ１ａおよび１ｂからそれぞれ、残りのメモリ
セルすべての記憶データがアドレス順に読出される。

【０１３４】以下、消去ベリファイサイクルにおける回
路動作について図７を参照しながらもう少し具体的に説
明する。

【０１３５】消去ベリファイサイクルにおいて、まず、
消去電圧印加回路１８ａおよび１８ｂ内のラッチ回路が
リセットされる（動作ステップＳ２６）。次に、メモリ
アレイ１ａおよび１ｂから同時に、アドレスカウンタ１
９がその時出力しているアドレス信号に対応する位置の
メモリセルの記憶データをセンスアンプ８ａおよび８ｂ
が読出す（動作ステップＳ２７）。次に、ベリファイ／
消去制御回路１７ａおよび１７ｂがそれぞれ、センスア
ンプ８ａおよび８ｂによって読出されたデータが“消去
完了”を示すものであるか否かを判別する（動作ステッ
プＳ２８）。ベリファイ／消去制御回路１７ａにおける
判別結果または、ベリファイ／消去制御回路１７におけ
る判別結果が“Ｎｏ”であれば、回路動作は動作ステッ
プＳ２９に進む。

【０１３６】動作ステップＳ２９において、“Ｎｏ”と
判別したベリファイ／消去制御回路が、対応する消去電
圧印加回路内のラッチ回路３００にデータ“１”をセッ
トする信号ＥＲＳを与える。いずれかのラッチ回路３０
０にデータ“１”がセットされると、本実施例のフラッ
シュＥＥＰＲＯＭは消去サイクルに入り、これによって
、高圧パルス源７００から消去パルスが出力される。 この結果、メモリアレイ１ａおよび１ｂのうち、データ
未消去のメモリセルを有する方にのみ、対応する消去電
圧印加回路から消去パルスが印加される。アドレス信号
は先程と同じであるので、その後、メモリアレイ１ａお
よび１ｂからそれぞれ先程と同じメモリセルのデータが
再度読出され、この同じメモリセルに対して消去ベリフ
ァイが行なわれる（動作ステップＳ２７，Ｓ２８）。

【０１３７】動作ステップＳ２８において、メモリアレ
イ１ａおよび１ｂから読出されたデータの両方が、“デ
ータ消去完了”を示すものになると、ベリファイ／消去
制御回路７ａおよび７ｂがアドレスカウンタ１９のカウ
ント値をインクリメントする（動作ステップＳ３０）。 インクリメント後のカウント値が、メモリアレイ１ａお
よび１ｂの最終アドレスに対応する値を越えていなけれ
ば、センスアンプ８ａおよび８ｂによってそれぞれ、メ
モリアレイ１ａおよび１ｂからデータが読出される（動
作ステップＳ３１，Ｓ２７）。このとき、アドレスカウ
ンタ１９のカウント値は、前回のデータ読出時よりも１
だけ大きいので、前回データを読出されたメモリセルの
次のアドレスのメモリセルからデータが読出される。し
たがって、前回消去ベリファイが行われたメモリセルの
次のメモリセルに対して消去ベリファイが行なわれる。 このようにして、動作ステップＳ２５〜Ｓ３１の回路動
作が繰返されることによってメモリアレイ１ａおよび１
ｂの最終アドレスまでのすべてのメモリセルに対するデ
ータ消去が完了すると、動作ステップＳ３０におけるイ
ンクリメント後のアドレスカウンタ１９のカウンタ値は
最終アドレスに対応する値を越えるので、すなわち、動
作ステップＳ３１における判別結果が“ＹＥＳ”となる
ので、消去モードにおけるすべての回路動作が終了する
。

【０１３８】上記２つの実施例においてはメモリアレイ
１ａおよび１ｂに対する消去ベリファイが同時に行なわ
れたが、メモリアレイ１ａに対する消去ベリファイとメ
モリアレイ１ｂに対する消去ベリファイとが時間順次に
行なわれてもよい。この場合、メモリアレイ１ａおよび
１ｂのうちいずれか一方に対するデータ消去が完了しな
い限りもう一方のメモリアレイに対するデータ消去が開
始されないため、上記２つの実施例に比べてデータ消去
時間は劣化するが、データ消去に要する消費電力は低減
される。

【０１３９】図８は、メモリアレイ１ａに対する消去ベ
リファイと、メモリアレイ１ｂに対する消去ベリファイ
とを時間順次に行なうことができるフラッシュＥＥＰＲ
ＯＭの構成を示す概略ブロック図であり、本発明のさら
に他の実施例を示す。

【０１４０】図１２および図１５は各々、図８で示され
る構成によって可能となる、消去ベリファイ時のデータ
読出方式を概念的に示す図である。

【０１４１】図９および図１０はそれぞれ、図１２およ
び図１５で示されるデータ読出方式を実現するための、
図８のフラッシュＥＥＰＲＯＭの回路動作の流れを示す
フローチャート図である。

【０１４２】図８を参照して、このフラッシュＥＥＰＲ
ＯＭは、ブロックカウンタ８２０が設けられる点および
、スイッチ回路２０の後段に、マスク回路を含まないブ
ロック選択回路８１０が設けられる点以外は、図１で示
されるフラッシュＥＥＰＲＯＭと同様である。消去モー
ドにおいて、ブロックカウンタ８２０は、カウント動作
によってブロックアドレス信号を発生する。すなわち、
ブロックカウンタ８２０は、そのカウント値が１だけイ
ンクリメントされるごとに、それまで出力していたブロ
ックアドレス信号が示すメモリアレイの次のメモリアレ
イを示すブロックアドレス信号を発生する。

【０１４３】本実施例では、カウント値が最小であると
きのブロックアドレス信号がメモリアレイ１ａを指示し
、カウント値がこの最小値よりも１だけ大きい値である
ときのブロックアドレス信号がメモリアレイ１ｂを指示
するものとし、かつ、アドレスカウンタ１９が出力する
アドレス信号にはブロックアドレス信号が含まれないも
のとする。

【０１４４】消去モードにおいて、スイッチ回路２０は
、アドレスカウンタ１９の出力をローデコーダ４ａおよ
び４ｂならびにコラムデコーダ５ａおよび５ｂに与え、
ブロックカウンタ８２０の出力をブロック選択回路８１
０に与える。

【０１４５】ブロック選択回路８１０は、メモリアレイ
１ａおよび１ｂのうちスイッチ回路２０からのアドレス
信号が示すメモリアレイに対応して設けられたコラムデ
コーダおよびローデコーダを活性化し、もう一方のメモ
リアレイに対応して設けられたコラムデコーダおよびロ
ーデコーダを不活性化する。

【０１４６】図１２を参照して、図９に示される回路動
作によれば、１回の消去ベリファイサイクルにおいてメ
モリアレイ１ａおよび１ｂのうちのいずれか一方からの
み、すべてのメモリセルの記憶データがアドレス順に読
出される。そして、この読出によってデータ未消去のメ
モリセルが検出された時点で、このデータ未消去のメモ
リセルを含むメモリアレイに対応して設けられたラッチ
回路３００にデータ“１”がセットされる。これによっ
て、この消去ベリファイサイクルに続く消去サイクルに
おいて、このメモリアレイにのみ消去パルスが印加され
る。このようなデータ読出および消去パルス印加が、ま
ず一方のメモリアレイ１ａに対して繰返されることによ
って、メモリアレイ１ａ内のすべてのメモリセルのデー
タが完全に消去される。

【０１４７】したがって、メモリアレイ１ａに対する最
後の消去ベリファイサイクルにおいては、メモリアレイ
１ａに対応して設けられたラッチ回路３００にデータ“
１”がラッチされることなく、メモリアレイ１ａ内のす
べてのメモリセルの記憶データが読出される。

【０１４８】この後、他方のメモリアレイ１ｂに対して
、前述のような、すべてのメモリセルの記憶データ読出
および消去パルス印加が、メモリアレイ１ｂに対応して
設けられたラッチ回路３００のラッチデータが１回の消
去ベリファイサイクルの終わりにおいて、“０”となる
まで、繰返される。

【０１４９】以下、図９を参照しながら、本実施例のフ
ラッシュＥＥＰＲＯＭの消去モードにおける回路動作を
具体的に説明する。

【０１５０】まず、消去モードの始めに、ベリファイ／
消去制御回路１７ａおよび１７ｂによってブロックカウ
ンタ８２０およびアドレスカウンタ１９のカウント値が
最小値０にリセットされる（動作ステップＳ３２，Ｓ３
３）。消去ベリファイサイクルにおいては、まず、ベリ
ファイ／消去制御回路１７ａおよび１７ｂがそれぞれ消
去電圧印加回路１８ａおよび１８ｂ内のラッチ回路３０
０をリセットする（動作ステップＳ３５）。

【０１５１】次に、そのときブロックカウンタ８２０が
出力しているブロックアドレス信号が示すメモリアレイ
から、そのときアドレスカウンタ１９が出力しているロ
ーアドレス信号およびコラムアドレス信号が示すメモリ
セルの記憶データが、対応するセンスアンプ１８ａまた
は１８ｂによって読出される（動作ステップＳ３４）。

【０１５２】続いて、読出されたデータが“消去完了”
を示すものであるか否かが、ブロックアドレス信号が示
すメモリアレイに対応するベリファイ／消去制御回路１
７ａまたは１７ｂによって判別される（動作ステップＳ
３７）。対応するベリファイ／消去制御回路は、動作ス
テップＳ３７における判別結果が“ＹＥＳ”であれば、
即座にアドレスカウンタ１９のカウント値をインクリメ
ントする（動作ステップＳ３９）が、動作ステップＳ３
７における判別結果が“ＮＯ”であれば、対応する消去
電圧印加回路１８ａまたは１８ｂ内のラッチ回路３００
にデータ“１”をセットした後（動作ステップＳ３８）
、アドレスカウンタ１９のカウント値をインクリメント
する。

【０１５３】動作ステップＳ３９においてインクリメン
トされた後のカウント値が、ブロックアドレス信号が示
すメモリアレイにおける最終アドレスを示す値を越える
まで、動作ステップＳ３６〜Ｓ４０における回路動作が
繰返される。前記インクリメントされた後のカウント値
が、前記最終アドレスを示す値を越えると、消去サイク
ルにおける回路動作（動作ステップＳ４１，Ｓ３４）が
実行される。すなわち、高圧パルス源７００から出力さ
れた消去パルスが、データ“１”がセットされているラ
ッチ回路３００を有する消去電圧印加回路（１８ａ，１
８ｂ）からのみ対応するメモリアレイ（１ａ，１ｂ）に
印加される。

【０１５４】動作ステップＳ３４〜Ｓ４１における回路
動作が繰返されることによって、ブロックアドレス信号
が示すメモリアレイ内のすべてのメモリセルの記憶デー
タが完全に消去され終わると、消去ベリファイサイクル
の終りにラッチ回路３００はリセット状態にあるので、
動作ステップＳ４２およびＳ４３の回路動作が行なわれ
る。

【０１５５】すなわち、ベリファイ／消去制御回路１７
ａおよび１７ｂがブロックカウンタ８２０のカウント値
をインクリメントする。このインクリメント後のカウン
ト値がメモリアレイ１ｂを指示するブロックアドレス信
号に対応する値を越えていなければ、動作ステップＳ３
３〜Ｓ４３の回路動作が再開される。

【０１５６】動作ステップＳ３３〜Ｓ４３の回路動作が
繰返されることによってメモリアレイ１ａおよび１ｂに
対するデータ消去が完了すると、前記インクリメント後
のカウント値がメモリアレイ１ｂを指示するアドレス信
号に対応する値を越えるので、消去モードにおけるすべ
ての回路動作が終了する。

【０１５７】一方、図１５を参照して、図１０に示され
る回路動作によれば、１回の消去ベリファイサイクルに
おいて、メモリアレイ１ａおよび１ｂのうちのいずれか
一方からのみ、データ未消去のメモリセル×が検出され
るまでアドレス順にデータが読出される。そして、デー
タ未消去のメモリセルが検出された時点で、このメモリ
セルを含むメモリアレイに対応して設けられたラッチ回
路３００にデータ“１”がセットされる。これによって
、この消去ベリファイサイクルに続く消去サイクルにお
いて、このメモリアレイにのみ消去パルスが印加される
。

【０１５８】この消去サイクルに続く次のベリファイサ
イクルにおいては、前回の消去ベリファイサイクルにお
いて検出されたメモリセルのアドレスからデータ読出が
開始される。このようなデータ読出および、消去パルス
印加がまずメモリアレイ１ａに対して繰返されることに
よって、メモリアレイ１ａ内のすべてのメモリセルのデ
ータが完全に消去される。したがって、メモリアレイ１
ａに対する最後の消去ベリファイサイクルにおいては、
メモリアレイ１ａに対応するラッチ回路３００にデータ
“１”がセットされることなく、メモリアレイ１ａから
、前回の消去ベリファイサイクルにおいて検出されたメ
モリセルのアドレス以降のアドレスに対応するすべての
メモリセルの記憶データが順に読出される。

【０１５９】この後、他方のメモリアレイ１ｂに対して
、前述のようなデータ読出および消去パルス印加が、メ
モリアレイ１ｂの最終アドレスのメモリセルの記憶デー
タが読出され終わった時点におけるラッチ回路３００の
ラッチデータが“０”となるまで、繰返される。

【０１６０】以下、本実施例のフラッシュＡＥＥＰＲＯ
Ｍの消去モードにおける回路動作を図１０を参照しなが
ら具体的に説明する。

【０１６１】まず、消去モードの始めに、ベリファイ／
消去制御回路１７ａおよび１７ｂによって、ブロックカ
ウンタ８２０およびアドレスカウンタ１９のカウント値
が最小値０にリセットされる（動作ステップＳ４４，Ｓ
４５）。消去ベリファイサイクルにおいては、まず、ベ
リファイ／消去制御回路１７ａおよび１７ｂがそれぞれ
、消去電圧印加回路１８ａおよび１８ｂ内のラッチ回路
３００をリセットする（動作ステップＳ４７）。次に、
そのときブロックカウンタ８２０が出力しているブロッ
クアドレス信号が示すメモリアレイから、そのときアド
レスカウンタ１９が出力しているローアドレス信号およ
びコラムアドレス信号が示すメモリセルの記憶データが
、対応するセンスアンプ８ａまたは８ｂによって読出さ
れる（動作ステップＳ４８）。

【０１６２】続いて、ブロックアドレス信号が示すメモ
リアレイに対応するベリファイ／消去制御回路１７ａま
たは１７ｂによって、読出されたデータが“消去完了”
を示すものであるか否かが判別される（動作ステップＳ
４９）。

【０１６３】前記対応するベリファイ／消去制御回路は
、動作ステップＳ４９における判別結果が“ＮＯ”であ
れば、対応する消去電圧印加回路１８ａまたは１８ｂ内
のラッチ回路３００にデータ“１”をセットする（動作
ステップＳ５０）。

【０１６４】ラッチ回路３００にデータ“１”がセット
されると、消去サイクルの回路動作（動作ステップＳ４
６）が実行される。すなわち、高圧パルス源７００から
消去パルスが出力され、この消去パルスが、データ“１
”がセットされているラッチ回路３００を有する消去電
圧印加回路（１８ａ，１８ｂ）からのみ対応するメモリ
アレイ（１ａ，１ｂ）に印加される。動作ステップＳ４
６〜Ｓ４９の回路動作によって動作ステップＳ４９にお
ける判別結果が“ＹＥＳ”となると、ベリファイ／消去
制御回路１７ａおよび１７ｂは、アドレスカウンタ１９
のカウント値をインクリメントする（動作ステップＳ５
１）。

【０１６５】このインクリメント後のカウント値が、ブ
ロックアドレス信号が示すメモリアレイにおける最終ア
ドレスを示す値を越えるまで、動作ステップＳ４６〜Ｓ
５２の回路動作が繰返される。前記インクリメント後の
カウント値が前記最終アドレスを示す値を越えると、ブ
ロックカウンタ８２０のカウント値がベリファイ／消去
制御回路１７ａおよび１７ｂによってインクリメントさ
れる（動作ステップＳ５３）。このインクリメント後の
カウント値が、メモリアレイ１ｂを指示するアドレス信
号に対応するものを越えていなければ、動作ステップＳ
４５〜Ｓ５４の回路動作が再開される（動作ステップＳ
５４）。

【０１６６】動作ステップＳ４５〜Ｓ５４の回路動作が
繰返されることによってメモリアレイ１ａおよび１ｂに
対するデータ消去が完了すると、前記インクリメント後
のカウント値がメモリアレイ１ｂを指示するアドレス信
号に対応する値を越えるので、消去モードにおけるすべ
ての回路動作が終了する。

【０１６７】なお、メモリアレイ１ａおよび１ｂに対す
るデータ消去が時間順次に行なわれる場合にも、メモリ
アレイ１ａおよび１ｂの各々に対する消去ベリファイは
、図５を参照して説明された実施例の場合のように、１
メモリセル行単位で行なわれることももちろん可能であ
る。このような場合には、たとえば、図５の構成に、ブ
ロックカウンタが追加されればよい。この場合、消去ベ
リファイを行なうための回路部（図１におけるベリファ
イ／消去制御回路１７ａおよび１７ｂ，図４におけるコ
ンパレータ１０１ａおよび１０１ｂ）がメモリアレイ１
ａおよび１ｂに共通に１つ設けられればよい。

【０１６８】なお、図４，図６，図７，図９および図１
０のいずれで示される実施例においても、１回目の消去
モードにおいては、メモリアレイ１ａおよび１ｂに必ず
消去パルスが印加されるように、消去モード開始時に、
メモリアレイ１ａおよび１ｂへの消去パルスの印加を許
可・禁止するためのラッチ回路（３００，１０２ａ，１
０２ｂ，１０３）にデータ“１”がセットされる（動作
ステップＳ１，Ｓ１２，Ｓ２３，Ｓ３２，Ｓ４４）。ま
た、図４，図６，図７，図９および図１０において、消
去モード開始時における、データ消去に先立つデータ書
込みの動作ステップは省略される。また、上記いずれの
実施例においても１つのメモリアレイが２つのサブアレ
イに分割された場合について説明されたが、メモリアレ
イは２以上任意の数サブアレイに分割されてもよい。

【０１６９】図４で示される実施例は、メモリアレイが
多数のサブアレイに分割される場合に適用されれば、す
べてのサブアレイに対するデータ消去が完了するまでに
印加される消去パルスの数が軽減されるとともに、デー
タ消去が完了するまでに要する時間が短縮されるので、
より効果的である。

【０１７０】また、図１０で示される実施例は、複数の
サブアレイに対する消去ベリファイを時間順次に行なう
必要がある場合に適用されれば、消去ベリファイに要す
る総時間数が短縮されるので、より効果的である。

【０１７１】図１１，図１３，および図１４で示される
ような方式で消去・消去ベリファイが行なわれると、す
なわち、すべてのサブアレイに対する消去・消去ベリフ
ァイが同時に行なわれると、１回の消去パルス印加に応
答してメモリセルにおけるトンネル現象およびバンド間
トンネリング現象によって生じる電流の総量は、すべて
のサブアレイからデータ消去不良のメモリセルが検出さ
れた場合に最大となる。したがって、このような方式で
データ消去が行なわれると、各消去パルス印加時の消費
電力の最大値は、１メモリセルアレイ内のすべてのメモ
リセルにおいてトンネル現象およびバンド間トンネリン
グ現象によって生じた電流の総量に対応した値であり、
非常に大きい。

【０１７２】図１６は、各消去パルス印加時の消費電力
の最大値を低減することができる他のＥＥＰＲＯＭの全
体構成を示す概略ブロック図であり、本発明のさらに他
の実施例を示す。

【０１７３】図１７は、図１６における消去電圧印加回
路１８ａ〜１８ｄの具体的構成例を示す回路図である。

【０１７４】図１６を参照して、このフラッシュＥＥＰ
ＲＯＭにおいて、メモリセルアレイは、４つのサブアレ
イ１ａ〜１ｄに分割される。上記一例の実施例の場合と
同様に、各サブアレイ１ａ〜１ｄは、ワード線５０ａ〜
５０ｄとビット線３０ａ〜３０ｄとを、これらの交点に
設けられるメモリセルＭＣａ　〜ＭＣｄ　と、すべての
メモリセルのソースが共通に接続されたソース線８０ａ
〜８０ｄとを含む。

【０１７５】これら４つのサブアレイ１ａ〜１ｄに対応
して、４つのＹゲート２ａ〜２ｄ，４つのローデコーダ
４ａ〜４ｄ，４つのコラムデコーダ５ａ〜５ｂ，４つの
ベリファイ／消去制御回路７ａ〜１７ｄ，４つのセンス
アンプ８ａ〜８ｄ，および４つの消去電圧印加回路１８
ａ〜１８ｄが設けられる。

【０１７６】本実施例のＥＥＰＲＯＭと図１のそれとの
相違点は、本実施例のＥＥＰＲＯＭにおいて、ブロック
選択／マスク回路８００が設けられず、かつ、スイッチ
回路２０の出力がコラムデコーダ５ａ〜５ｄおよびロー
デコーダ４ａ〜４ｄだけでなく消去電圧印加回路１８ａ
〜１８ｄに与えられている点である。このような点以外
において、メモリアレイの周辺回路の構成および動作は
図１に示されたＥＥＰＲＯＭの場合と同様であるので説
明は省略する。

【０１７７】本実施例では、消去モードにおいて、コラ
ムデコーダ５ａおよびローデコーダ４ａにスイッチ回路
２０を介してアドレスカウンタ１９から与えられるアド
レス信号と、コラムデコーダ５ｂおよびローデコーダ４
ｂにスイッチ回路２０を介してアドレスカウンタ１９か
ら与えられるアドレス信号とは同一である。さらに、消
去モードにおいて、コラムデコード５ｃおよびローデコ
ーダ４ｃにスイッチ回路２０を介してアドレスカウンタ
１９から与えられるアドレス信号と、コラムデコード５
ｄおよびローデコーダ４ｄにスイッチ回路２０を介して
アドレスカウンタ１９から与えられるアドレス信号とは
同一である。

【０１７８】したがって、消去モードにおいて、サブア
レイ１ａおよび１ｂからは同時にデータが読出され、か
つ、サブアレイ１ｃおよび１ｄからも同時にデータが読
出される。つまり、４つのサブアレイ１ａ〜１ｄは、２
サブアレイを１グループとする、第１および第２グルー
プに分割され、消去ベリファイは１グループ単位で行な
われる。

【０１７９】具体的には、アドレスカウンタ１９におい
て発生されるアドレス信号のうち最下位ビットの論理値
が、第１および第２のグループのうちのいずれのグルー
プを選択するかを示す。最下位ビットの論理値が“０”
であれば、第１のグループが選択され、最下位ビットの
論理値が“１”であれば第２のグループが選択される。

【０１８０】すなわち、第１のグループがサブアレイ１
ａおよび１ｂを含み、第２グループがサブアレイ１ｃお
よび１ｄを含む場合、前記最下位ビットの信号がローレ
ベルであるときに、コラムデコーダ５ａおよび５ｂなら
びにローデコーダ４ａおよび４ｂに、最下位ビットがハ
イレベルのアドレス信号が与えられる。逆に、最上位ビ
ットの信号がハイレベルであるときには、コラムデコー
ダ５ｃおよび５ｄならびにローデコーダ４ｃおよび４ｄ
に、最下位ビットにハイレベルのアドレス信号が与えら
れる。最下位ビットがハイレベルであるアドレス信号に
応答して、コラムデコーダ５ａ〜５ｄおよびローデコー
ダ４ａ〜４ｄは、それぞれ、第１ビットから最上位ビッ
トまでの論理値の組合わせに対応したワード線５０ａ〜
５０ｄおよびビット線３０ａ〜３０ｄを選択する。

【０１８１】消去電圧印加回路１８ａおよび１８ｂには
、コラムデコーダ５ａおよび５ｂならびにローデコーダ
４ａおよび４ｂに与えられるアドレス信号のうちの最下
位ビットの信号が与えられる。

【０１８２】同様に、消去電圧印加回路１８ｃおよび１
８ｄには、コラムデコーダ５ｃおよび５ｄならびにロー
デコーダ４ｃおよび４ｄに与えられるアドレス信号のう
ちの最下位ビットの信号が与えられる。

【０１８３】一方、消去電圧印加回路１８ａ〜１８ｄは
、いずれも、図１７に示されるように、図１における消
去電圧印加回路１８ａ，１８ｂの構成（図２）に、２入
力ＡＮＤゲート３７０が付加された構成を有する。ＡＮ
Ｄゲート３７０は、ラッチ回路３００と、高圧スイッチ
５００との間に設けられる。ＡＮＤゲート３７０は、ラ
ッチ回路３００の出力と、対応するコラムデコードおよ
びローデコーダに付与されるアドレス信号のうちの前記
最下位ビットの信号とを入力として受ける。

【０１８４】したがって、消去サイクルにおいては、ラ
ッチ回路３００にデータ“１”がセットされており、か
つ、対応する前記最下位ビットの信号がハイレベルであ
る場合にのみ、高圧スイッチ５００から対応するサブア
レイ（１ａ〜１ｂのうちのいずれか）に、消去パルスが
印加される。前述したように、消去電圧印加回路１８ａ
および１８ｂに入力されるアドレス信号と、消去電圧印
加回路に入力されるアドレス信号とは、同時にハイレベ
ルとはならない。このため、消去サイクルにおいて、サ
ブアレイ１ａおよび１ｂと、サブアレイ１ｃおよび１ｄ
とは同時に消去パルスを受けない。したがって、１回の
消去パルス印加時にメモリセルにおけるトンネル現象お
よびバンド間トンネリング現象によって生じる電流の総
量は低減される。

【０１８５】たとえば、４つのサブアレイ１ａ〜１ｄす
べてからデータ消去不良のメモリセルが検出され、消去
電圧印加回路１８ａ〜１８ｄのそれぞれのラッチ回路３
００にデータ“１”がセットされている場合でも、ハイ
レベルのアドレス信号を受けるＡＮＤゲート３７０をそ
れぞれ含む２つの消去電圧印加回路１８ａおよび１８ｂ
または、１８ｃおよび１８ｄからしか消去パルスは出力
されない。

【０１８６】したがって、１回の消去パルス印加によっ
て生じる前記電流の総量の最大値は、２つのサブアレイ
に含まれるメモリセルの数に対応する値となり、図１１
，図１３図，および図１４で示される方式の消去・消去
ベリファイにおけるそれよりも大幅に小さくなる。この
結果、データ消去時の消費電力が低減される。

【０１８７】次に、本実施例のフラッシュＥＥＰＲＯＭ
の消去モードにおける実際の動作について図１６ないし
図２０を参照しながら説明する。

【０１８８】図１８は、高圧パルス源７００および消去
電圧印加回路１８ａ〜１８ｄの出力信号ならびに、アド
レス信号のタイミングチャート図である。

【０１８９】図１９は、消去モードにおけるこのフラッ
シュＥＥＰＲＯＭの動作の流れを示す動作フロー図であ
る。

【０１９０】図２０は、このフラッシュＥＥＰＲＯＭに
よって実現される、消去・消去ベリファイ方式を概念的
に示す図である。

【０１９１】まず、消去モードの始めには、図１に示さ
れるフラッシュＥＥＰＲＯＭの場合と同様に、すべての
消去電圧印加回路１８ａ〜１８ｄ内のラッチ回路３００
にデータ“１”がセットされ（動作ステップＳ５６）、
アドレスカウンタ１９のカウント値がリセットされる（
動作ステップＳ５７）。

【０１９２】消去サイクルにおいて、高圧パルス源７０
０は、高圧Ｖｐｐを所定幅のワンショットパルスとして
出力するので、このときアドレスカウンタ１９において
発生されているアドレス信号の最下位ビットの論理値に
応じた第１または第２グループのいずれかに対応して設
けられた２つの消去電圧印加回路（１８ａおよび１８ｂ
、または、１８ｃおよび１８ｄ）のうち、データ“１”
がセットされているラッチ回路３００を含むものからの
み消去パルスが印加される（動作ステップＳ５８）。

【０１９３】次に、ベリファイ／消去制御回路７ａ〜１
７ｄは、アドレスカウンタ１９に、カウント値のインク
リメントを指示する（動作ステップＳ５９）。これによ
って、アドレスカウンタ１９において発生されるアドレ
ス信号の最下位ビットの論理値が反転する。

【０１９４】動作ステップＳ５８およびＳ５９の回路動
作は、アドレスカウンタ１９のカウント値のうち、グル
ープ選択に関与するビットの値が最大となるまで（本実
施例では最下位ビットの論理値が“１”となるまで）繰
返される（動作ステップＳ６０）。したがって、各消去
サイクルにおいて、消去パルスは、第１グループの２つ
のサブアレイ１ａおよび１ｂの一方または両方に同時に
印加された後、第２グループの２つのサブアレイ１ｃお
よび１ｄの一方または両方に同時に印加される。

【０１９５】上記のような回路動作の結果、各消去サイ
クルにおいて、高圧パルス源７００からは、図１８（ａ
）に示されるように、高圧Ｖｐｐのパルスが２回連続し
て出力される。アドレスカウンタ１９において発生され
るアドレス信号の最下位ビットの信号は、図１８（ｂ）
に示されるように、１回目のパルスが出力される期間に
は、ローレベルであり、２回目のパルスが出力される期
間にはハイレベルである。このため、サブアレイ１ａお
よび１ｂのうちのいずれか一方または両方に印加される
消去パルスは、図１８（ｃ）で示されるように、各消去
サイクルの前半に発生し、サブアレイ１ｃおよび１ｄの
うちのいずれか一方または両方に印加される消去パルス
は図１８（ｄ）に示されるように、各消去サイクルの後
半に発生される。

【０１９６】グループ選択に関与するビットの値が最大
となると、ベリファイ／消去制御回路によってアドレス
カウンタ１９のカウント値がリセットされ（動作ステッ
プＳ６１）、消去ベリファイサイクルのための回路動作
が開始される。

【０１９７】消去ベリファイサイクルにおけるこのフラ
ッシュＥＥＰＲＯＭの回路動作（Ｓ６２〜Ｓ６７）は、
図１に示されるフラッシュＥＥＰＲＯＭのそれ（図４に
おける動作ステップ（Ｓ４〜Ｓ９）と同様である。した
がって、１回の消去ベリファイサイクルにおいて、サブ
アレイ１ａ〜１ｄのすべてから全メモリセルのデータが
読出される。このため、各消去ベリファイサイクルの終
了時には、４つの消去電圧印加回路１８ａ〜１８ｄの各
々のラッチ回路３００に、対応するサブアレイにおける
データ消去不良のメモリセルの有無に応じたデータがラ
ッチされる。この結果、任意の消去ベリファイサイクル
に続く消去サイクルにおいて、４つのサブアレイ１ａ〜
１ｄのうち、データ消去不良のメモリセルを含むものに
のみ、消去パルスが印加される。

【０１９８】動作ステップＳ５７〜Ｓ６７の回路動作は
、消去ベリファイサイクル終了時において、４つの消去
電圧印加回路１８ａ〜１８ｄのいずれのラッチ回路３０
０にもデータ“１”がセットされなくなるまで繰返され
る（動作ステップＳ６８）。

【０１９９】以上のような回路動作の結果、消去モード
では、たとえば、図２０に示されるように、すべてのサ
ブアレイ１ａ〜１ｄ内のすべてのメモリセルに対してア
ドレス順に消去ベリファイが行なわれた後、まず、サブ
アレイ１ａおよび１ｂにおいて検出されたデータ消去不
良のメモリセル（図中×で示す）のデータが完全に消去
される。続いて、サブアレイ１ｃおよび１ｄにおいて検
出されたデータ消去不良のメモリセルのデータが完全に
消去される。したがって、次に、すべてのサブアレイ１
ａ〜１ｄ内のすべてのメモリセルに対する消去ベリファ
イが終了した時点では、いずれのラッチ回路３００にも
データ“１”はラッチされないので、すべてのサブアレ
イ１ａ〜１ｄに対するデータ消去が完了する。もちろん
、前記検出されたデータ消去不良のメモリセルのデータ
が、消去パルスを１回再印加するだけで完全に消去され
なければ、全サブアレイからのデータ読出→２サブアレ
イずつへの消去パルス印加、の工程が再度実行される。

【０２００】このように、サブアレイを複数のグループ
に分割し、消去パルスを各グループに時間順次に与える
方法は、１消去ベリファイサイクルにおいて各サブアレ
イ内の１部のメモリセルからのみデータが読出される場
合にも適用可能である。

【０２０１】なお、本実施例では、１つのグループが２
つのサブアレイを含む場合が説明されたが、１つのグル
ープに含まれるサブアレイの数は２以上の任意の数であ
ってよい。

【０２０２】上記いずれの実施例もメモリセルのソース
に高圧パルスを印加してデータ消去を行なう場合が説明
されたが、本発明は、他の手法による消去、たとえばメ
モリセルをＰウェル内に形成してこのＰウェルに高圧パ
ルスを印加してデータ消去を行なったり、コントロール
ゲートやドレインに高圧パルスを印加してデータ消去を
行なったりするフラッシュＥＥＰＲＯＭにももちろん適
用可能である。

【０２０３】

【発明の効果】以上のように、本発明によれば、メモリ
アレイが複数のブロックに分割され、各ブロックごとに
消去ベリファイおよび消去パルスの再印加が行なわれる
。このため、いずれかのブロックにデータ消去不良のメ
モリセルがあり装置全体の消去動作が継続される場合に
、データ消去不良のメモリセルを含まないブロックには
消去パルスが印加されない。また、メモリアレイが分割
されることによって、各ブロックにおけるメモリセル間
のデータ消去されやすさのばらつきが低減されるので、
各ブロックにおける過消去の危険性も小さくなる。 さらに、これら複数のブロックが複数のグループに分割
され、各ブロック単位の消去・消去ベリファイが１グル
ープずつ時間順次に行なわれれば、データ消去時の消費
電力の低減も図れる。これらの結果により、従来に比べ
過消去が起こりにくく信頼性の高い不揮発性半導体記憶
装置が、消費電力の増大をともなうことなく提供され得
る。

【図面の簡単な説明】

【図１】本発明の一実施例のフラッシュＥＥＰＲＯＭの
部分概略ブロック図である。

【図２】図１における消去電圧印加回路の具体的構成量
を示す回路図である。

【図３】図１におけるブロック選択／マスク回路８００
の部分構成例を示す回路図である。

【図４】図１に示されるフラッシュＥＥＰＲＯＭの消去
モードにおける動作を説明するための動作フロー図であ
る。

【図５】本発明の他の実施例のフラッシュＥＥＰＲＯＭ
の構成を示す部分概略ブロック図である。

【図６】図５に示されるフラッシュＥＥＰＲＯＭの消去
モードにおける動作を説明するための動作フロー図であ
る。

【図７】本発明のさらに他の実施例のフラッシュＥＥＰ
ＲＯＭの回路動作を示す動作フロー図である。

【図８】本発明のさらに他の実施例のフラッシュＥＥＰ
ＲＯＭの構成を示す部分概略ブロック図である。

【図９】図８で示されるフラッシュＥＥＰＲＯＭにおい
て可能な回路動作の一例を示す動作フロー図である。

【図１０】図８で示されるフラッシュＥＥＰＲＯＭにお
いて可能な回路動作の他の例を示す動作フロー図である
。

【図１１】図４で示される実施例による、消去ベリファ
イサイクルにおけるデータ読出方式を概念的に示す図で
ある。

【図１２】図９で示される実施例による、消去ベリファ
イサイクルにおけるデータ読出方式を概念的に示す図で
ある。

【図１３】図５および図６で示される実施例による、消
去ベリファイサイクルにおけるデータ読出方式を概念的
に示す図である。

【図１４】図７で示される実施例による、消去ベリファ
イサイクルにおけるデータ読出方式を概念的に示す図で
ある。

【図１５】図１０で示される実施例による、消去ベリフ
ァイサイクルにおけるデータ読出方式を概念的に示す図
である。

【図１６】本発明のさらに他の実施例のフラッシュＥＥ
ＰＲＯＭの全体構成を示す概略ブロック図である。

【図１７】図１６における消去電圧印加回路の具体構成
例を示す回路図である。

【図１８】図１６に示されるフラッシュＥＥＰＲＯＭの
消去サイクルにおける動作を示すタイミングチャート図
である。

【図１９】図１６に示されるフラッシュＥＥＰＲＯＭの
消去モードにおける動作を説明するための動作フロー図
である。

【図２０】図１６に示されるフラッシュＥＥＰＲＯＭに
よって実現される消去・消去ベリファイ方式を概念的に
示す図である。

【図２１】従来のフラッシュＥＥＰＲＯＭの部分概略ブ
ロック図である。

【図２２】フラッシュＥＥＰＲＯＭのメモリセルの構造
を示す断面図である。

【図２３】改良された従来のフラッシュＥＥＰＲＯＭの
構成を示す概略ブロック図である。

【図２４】図２３における消去制御回路の内部構成を具
体的に示す概略ブロック図である。

【図２５】Ｙゲートおよびメモリアレイの内部構成を示
す回路図である。

【図２６】図２３および図２４に示されるフラッシュＥ
ＥＰＲＯＭの動作を説明するためのタイミングチャート
図である。

【符号の説明】

１，１ａ〜１ｄ　　メモリアレイ ２，２ａ〜２ｄ　　Ｙゲート ３，３ａ，３ｂ　　ソース線スイッチ ４，４ａ〜４ｄ　　ローデコーダ ５，５ａ〜５ｄ　　コラムデコーダ ６　　アドレスバッファ ７，７ａ，７ｂ　　書込回路 ８，８ａ〜８ｄ　　センスアンプ ９　　入出力バッファ １０　　モード制御回路 １１，１１０　　消去制御回路 １０１ａ，１０１ｂ　　コンパレータ １０２ａ，１０２ｂ　　ローカル不良ラッチ回路１０３
　　グローバル不良ラッチ回路 １０４　　第１アドレスカウンタ １０５　　第２アドレスカウンタ １７ａ〜１７ｄ　　ベリファイ・消去制御回路１８ａ〜
１８ｄ　　消去電圧印加回路 ８００　　ブロック選択／マスク回路 ８１０　　ブロック選択回路 なお、図中、同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　複数のメモリセルを含むメモリセルア
   レイを備え、前記メモリセルアレイは、第１および第２
   のブロックに分割され、前記複数のメモリセルの各々は
   、データ書込みおよびデータ消去の両方を電気的に行な
   うことが可能な電界効果半導体素子を含み、前記第１の
   ブロックに含まれる前記メモリセルに、データ消去のた
   めの高電圧を一括して印加する第１の高圧印加手段と、
   前記第２のブロックに含まれる前記メモリセルに、デー
   タ消去のための高電圧を一括して印加する第２の高圧印
   加手段と、前記第１および第２のブロックに含まれる前
   記メモリセルの記憶データを、データ消去の未完了を検
   知するために読出す読出手段と、前記読出手段によって
   読出されたデータに応答して、前記第１および第２の高
   圧印加手段を選択的に能動化する制御手段とをさらに備
   えた、不揮発性半導体記憶装置。
2. 【請求項２】　　単一のチップ上に形成された不揮発性
   半導体記憶装置であって、各々がデータを格納する複数
   のメモリセルを含む、第１および第２のメモリセルアレ
   イと、消去ベリファイ時に、前記第１のメモリセルアレ
   イ内の前記メモリセルと、前記第２のメモリセルアレイ
   内の前記メモリセルとを同時に選択するための選択手段
   と、前記選択手段によって前記第１のメモリセルアレイ
   から選択されたメモリセルのデータ未消去を検知し、前
   記検知に応答して第１の消去信号を供給する第１のデー
   タ未消去検知手段と、前記選択手段によって前記第２の
   メモリセルアレイから選択されたメモリセルのデータ未
   消去を検知し、前記検知に応答して第２の消去信号を供
   給する第２のデータ未消去検知手段と、前記第１の消去
   信号に応答して、前記第１のメモリセルアレイに格納さ
   れたデータを消去する第１の消去手段と、前記第２の消
   去信号に応答して、前記第２のメモリセルアレイに格納
   されたデータを消去する第２の消去手段とを備えた、不
   揮発性半導体記憶装置。
3. 【請求項３】　　単一のチップ上に形成された不揮発性
   半導体記憶装置であって、データを記憶するための複数
   のメモリセルを含む第１および第２のメモリセルアレイ
   と、消去ベリファイ時に、前記複数のメモリセルを１個
   づつ時間順次に選択するための選択手段と、前記選択手
   段によって時間順次に選択された前記メモリセルのデー
   タ未消去を検知し、前記検知に応答して消去信号を出力
   する、データ未消去検知手段と、前記消去信号に応答し
   て、前記第１のメモリセルアレイに含まれるメモリセル
   の記憶データおよび、前記第２のメモリセルアレイに含
   まれるメモリセルの記憶データを選択的に消去する消去
   手段とを備えた、不揮発性半導体記憶装置。
4. 【請求項４】　　複数のメモリセルを含むメモリセルア
   レイを備え、前記メモリセルアレイは、少なくとも第１
   および第２のブロックに分割され、前記メモリセルの各
   々は、アバランシェ崩壊を利用してデータ書込を行ない
   、かつ、トンネル現象を利用してデータ消去を行なうこ
   とができる電界効果半導体素子を含む不揮発性半導体記
   憶装置のデータ消去方法であって、データ消去モードに
   おいて、前記第１のブロックに含まれるすべての前記メ
   モリセルに、前記トンネル現象が生じるのに十分な高電
   圧を一括して印加するステップと、前記データ消去モー
   ドにおいて、前記第２のブロックに含まれるすべての前
   記メモリセルに前記トンネル現象が生じるのに十分な高
   電圧を一括して印加するステップと、前記データ消去モ
   ードにおいて、前記第１および第２のブロックに含まれ
   る前記メモリセルの記憶データを読出すステップと、前
   記読出によって読出されたデータに基づいて、前記第１
   のブロックに含まれるすべての前記メモリセルおよび、
   前記第２のブロックに含まれるすべての前記メモリセル
   に、個別にかつ選択的に、前記トンネル現象が生じるの
   に十分な高電圧を印加するステップとを備えた、不揮発
   性半導体記憶装置のデータ消去方法。