JPH07226097A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH07226097A
JPH07226097A JP1848294A JP1848294A JPH07226097A JP H07226097 A JPH07226097 A JP H07226097A JP 1848294 A JP1848294 A JP 1848294A JP 1848294 A JP1848294 A JP 1848294A JP H07226097 A JPH07226097 A JP H07226097A
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voltage
line
memory cell
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JP1848294A
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Shinichi Kobayashi
真一 小林
Hiroaki Nakai
宏明 中井
Motoharu Ishii
元治 石井
Atsushi Oba
敦 大庭
Tomoshi Futatsuya
知士 二ッ谷
Akira Hosogane
明 細金
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 書込／消去ベリファイ時間が短く、かつ、高
集積化に適する不揮発性半導体記憶装置を提供する。 【構成】 書込ベリファイの対象となる複数のビット線
ＢＬ１〜ＢＬ３のうち１本おきにビット線リセットトラ
ンジスタＲＳ１、ＲＳ３によりリセットをかける。この
とき、カラムラッチＧ３、Ｇ４とリセットされていない
ビット線ＢＬ２とはトランスファーゲートＴＧ２により
分離されている。次に、カラムラッチＧ３、Ｇ４のデー
タに応じてビット線ＢＬ２をプリチャージし、ワード線
ＷＬにベリファイ電圧を印加する。次に、ソース線トラ
ンジスタＱ２４によりソース線を接地し、ビット線ＢＬ
２とカラムラッチＧ３、Ｇ４とを接続し、メモリセルの
しきい値に応じたデータがカラムラッチＧ３、Ｇ４に保
持され、書込ベリファイ動作が実行される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的に書込および消
去可能な不揮発性半導体記憶装置に関し、特に、ビット
線、ソース線およびワード線に接続されたメモリセルの
状態を確認するベリファイ動作を行なう不揮発性半導体
記憶装置に関するものである。
【０００２】
【従来の技術】電気的に書込および消去可能な不揮発性
半導体記憶装置であるフラッシュメモリは、その低コス
ト性、電気的消去機能を有することから大きな市場が予
測され、近年最も盛んに研究開発が行なわれている不揮
発性メモリである。
【０００３】以下、従来のフラッシュメモリについて図
面を参照しながら説明する。図７は、従来のＤＩＮＯＲ
型フラッシュメモリの断面構造を示す図である。
【０００４】図７を参照して、フラッシュメモリは、Ｎ
型ウェル１０１、Ｐ型半導体基板１０２、Ｐ型ウェル１
０３、Ｎ+ 型不純物領域１０４〜１１５、薄い絶縁層１
１６、フローティングゲート１１７、コントロールゲー
ト１１８、ポリシリコン層１１９、セレクトゲート１２
０、主ビット線１２１を含む。
【０００５】Ｎ型ウェル１０１によりＰ型の半導体基板
１０２とＰ型ウェル１０３とが分離される。Ｐ型ウェル
１０３内には、所定間隔でＮ+ 型の不純物領域１１４〜
１１５が形成されている。不純物領域間の領域には極め
て薄い絶縁層１１６（約１００Å）を介してフローティ
ングゲート１１７が形成されている。フローティングゲ
ート１１７の上方には絶縁膜を介してコントロールゲー
ト１１８が形成されている。上記構成により、メモリセ
ルは、２層ゲート構造のＭＯＳトランジスタとなってい
る。不純物領域１１４〜１１５は、ドレインまたはソー
スとして使用される。各々のドレインは、副ビット線と
して働く３層目のポリシリコン１１９と接続される。ポ
リシリコン層１１９は、セレクトゲート１２０を介して
主ビット線１２１と接続される。１つの副ビット線に
は、通常８個〜６４個のメモリセルが接続されており、
これらのメモリセルにより１つのセクタ（ブロック）が
構成される。
【０００６】以下、フラッシュメモリの書込および消去
動作について詳細に説明する。図８は、従来のＤＩＮＯ
Ｒ型フラッシュメモリの書込／消去動作を説明するため
の図であり、図９は、従来のＤＩＮＯＲ型フラッシュメ
モリのプログラム時および消去時のしきい値電圧を示す
図である。
【０００７】図８を参照して、フラッシュメモリは、フ
ローティングゲート１２３に電子を注入するかまたはフ
ローティングゲート１２３から電子を放出するかにより
情報を記憶させる。すなわち、フローティングゲート１
２３に電子が注入されている状態では、コントロールゲ
ート１２２から見たメモリトランジスタのしきい値が高
くなる。具体的には、図９に示すように、ゲート電圧Ｖ
ｔｈ１以上にならなければ電流は流れない。この状態を
消去状態と呼び、データとしては“１”を対応させる。
また、フローティングゲート１２３から電子が放出され
ている状態では、コントロールゲート１２２から見たし
きい値は低くなる。具体的には、図９に示すように、ゲ
ート電圧Ｖｔｈ２以上であれば電流が流れる。この状態
をプログラム状態と呼び、データとしては“０”を対応
させる。フラッシュメモリでは、上記の２つの状態を検
出して、書込まれている情報をセンスアンプにより読出
す。
【０００８】次に、図８を参照して、ＤＩＮＯＲ型フラ
ッシュメモリの一般的な書込および消去動作についてさ
らに詳細に説明する。まず、消去時、コントロールゲー
ト１２２には、コントロールゲート電圧Ｖｇとして１０
Ｖ程度の高電圧が印加され、Ｐウェルおよびソースに
は、それぞれ−８Ｖ程度の負電圧のＰウェル電圧Ｖｂお
よびソース電圧Ｖｓが印加される。上記の各電圧が印加
されると、メモリセルにはチャネルが生じ、コントロー
ルゲート１２２とチャネル間に１８Ｖという高電圧が印
加されることとなり、トンネル効果によって電子がフロ
ーティングゲート１２３へ注入される。
【０００９】一方、書込時には、コントロールゲート１
２２に−８Ｖ程度の負電圧のコントロールゲート電圧Ｖ
ｇが印加され、さらに、ドレインに６Ｖ程度の正電圧の
ドレイン電圧Ｖｄが印加される。上記の各電圧が印加さ
れると、ドレインとコントロールゲート１２２間に１４
Ｖの高電圧が印加されることになり、トンネル効果によ
り電子がフローティングゲートから引抜かれる。このと
き、ＰウェルのＰウェル電圧Ｖｂは接地電圧であり、ソ
ースのソース電圧Ｖｓはフローティング状態である。以
上のように所定の電圧が印加されることにより、メモリ
セルに対して書込および消去動作を行なうことが可能と
なる。
【００１０】上記のように従来のＤＩＮＯＲ型フラッシ
ュメモリでは、トンネル現象を利用して電子を引抜くと
きに、電子が過剰に引抜かれ、フローティングゲートが
正に帯電するということが起こり得る。これを過剰書込
と呼ぶことにするが、コントロールゲートから見たしき
い値が負になるため、書込／読出時に過剰消去されたメ
モリセルを介してリーク電流が流れ、正常な動作が不可
能となる。このため、書込時に正常な書込動作が行なわ
れているか否かを確認する書込ベリファイ動作および消
去時に正常な消去動作が行なわれているか否かを確認す
る消去ベリファイ動作がセンスアンプを用いて行なわれ
る。通常、センスアンプは複数のメモリセルつまり複数
のビット線に対して１個ずつ具備されており、対象とな
るすべてのメモリセルに対して、書込／消去ベリファイ
動作を行なうために、複数回の書込／消去ベリファイ動
作を行なっていた。
【００１１】上記のようにセンスアンプを用いた書込ベ
リファイ動作では、書込ベリファイ動作に長時間を費す
ため、従来のＮＡＮＤ型フラッシュメモリでは、以下に
説明する書込ベリファイ回路を用いていた。
【００１２】以下、上記の書込ベリファイ動作を実行す
る書込ベリファイ回路について説明する。従来のＮＡＮ
Ｄ型フラッシュメモリの書込ベリファイ回路としては、
“AQuick Intelligent Program Architecture for 3V-o
nly NAND-EEPROMs, 1992 Symposium onVLSI Circuits D
igest of Technical Papers, pp.20-21”に記載されて
いる回路がある。図１０は、上記の従来のＮＡＮＤ型フ
ラッシュメモリの書込ベリファイ回路の構成を示す図で
ある。
【００１３】図１０を参照して、従来の書込ベリファイ
回路は、トランジスタＱ６１〜Ｑ６８、Ｑ７１〜Ｑ７８
を含む。また、トランジスタＱ８１、Ｑ８２、メモリセ
ルＭＣ５１〜ＭＣ５ｎにより書込対象用のセルアレイＣ
ＡＡが構成され、トランジスタＱ８３、Ｑ８４、メモリ
セルＭＣ６１〜ＭＣ６ｎによりダミーセル側のメモリセ
ルアレイＣＡＢが構成される。
【００１４】また、トランジスタＱ７１〜Ｑ７４、Ｑ７
９、Ｑ８０により書込データをラッチさせるためのフリ
ップフロップ回路が構成され、トランジスタＱ７５、Ｑ
７６により上記フリップフロップ回路をイコライズする
ためのイコライズ回路が構成され、トランジスタＱ６２
〜Ｑ６４、トランジスタＱ６５〜Ｑ６７によりそれぞれ
プログラムベリファイ用のベリファイ回路が構成され
る。また、各メモリセルＭＣ５１〜ＭＣ５ｎ、ＭＣ６１
〜ＭＣ６ｎはＮＡＮＤ型である。
【００１５】以下、上記のように構成された書込ベリフ
ァイ回路の動作について説明する。消去時は、全ワード
線を０Ｖにしておき、メモリセルのウェルに高電圧を印
加し、トンネル現象によりチャネル全面から電子をウェ
ルに引抜く。このとき、メモリセルのしきい値はマイナ
スになる。一方、書込時、カラムデコーダ１３１から書
込データがフリップフロップ回路へロードされる。この
とき、メモリセルのしきい値を高くしたい場合は、ＩＯ
Ａに“Ｌ”を、ＩＯＢに“Ｈ”を入力する。反対にメモ
リセルのしきい値を低く保持しておきたい場合は、ＩＯ
Ａに“Ｈ”を、ＩＯＢに“Ｌ”を入力する。次に、電圧
Ｖｒｍを高電圧（約１０Ｖ）に立上げ、かつ、制御信号
φａを高電圧に設定し、制御信号φｂを０Ｖに設定す
る。セルアレイＣＡＡ側のコントロールゲートのうちの
選択された１個が高電圧（約１８Ｖ）に立上げられ、そ
の他の非選択のコントロールゲートはすべて１０Ｖに設
定されている。このとき、フリップフロップ回路の出力
が高電圧（約１０Ｖ）であれば、コントロールゲートと
チャネルとの電位差は８Ｖとなり、トンネル現象による
フローティングゲートへの電子の注入は起こらない。一
方、フリップフロップ回路の出力が０Ｖであれば、電子
はフローティングゲートへ注入される。なお、このと
き、セルアレイＣＡＢのコントロールゲートはすべて０
Ｖになっており、電子の注入は一切起きない。ここで、
メモリセルのしきい値が読出時の電源電圧ＶCC（３Ｖ）
より高くなりすぎるとメモリセルは決してオンしなくな
り、読出が不可能になる。これは、読出時、非選択セル
のコントロールゲートを３Ｖ、選択セルのコントロール
ゲートを０Ｖにしてビット線に電流が生じるか否かをセ
ンスするためである。そこで、メモリセルのしきい値が
適切な値まで（０Ｖ以上３Ｖ未満）上昇したかどうかを
確認するため以下に説明する書込ベリファイ動作が行な
われる。
【００１６】図１１は、図１０に示す書込ベリファイ回
路の動作を説明するためのタイミングチャートである。
書込が行なわれた後、電圧ＶａおよびＶｂは、それぞ
れ、３・ＶCC／５（約１．８Ｖ）、ＶCC／２（約１．５
Ｖ）に設定される。時刻ｔ１において、制御信号φｐａ
およびφｐｂを“Ｈ”にし、セルアレイＣＡＡおよびＣ
ＡＢのビット線ＢＬａｉおよびＢＬｂｉを充電する。次
に、時刻ｔ２において、セルアレイＣＡＡ側の選択され
たコントロールゲートに０．６Ｖを、非選択のコントロ
ールゲートに３Ｖを印加する。このとき、セルアレイＣ
ＡＢ側のコントロールゲートにはすべて０Ｖを印加す
る。もし、メモリセルのしきい値が０．６Ｖより低いと
き（まだ書込が不十分の場合）、充電された電荷は、メ
モリセルを通して放電され、ビット線ＢＬａｉの電位は
下降する。一方、０．６Ｖより高場合、充電された電荷
はメモリセルを通して放電されず、ビット線ＢＬａｉの
電位は保持される。次に、時刻ｔ３において、制御信号
φａｖを“Ｈ”にし、トランジスタＱ６３をオンする。
フリップフロップ回路のノードＮＡが“Ｈ”の場合（メ
モリセルのしきい値を高くしたくない場合）、ビット線
は再び充電され、高電位に保たれる。一方、フリップフ
ロップ回路のノードＮＡが“Ｌ”の場合（セルのしきい
値を高くしたい場合）、ビット線ＢＬａｉは再び充電さ
れることはない。次に、時刻ｔ４において、制御信号φ
ｐおよびφｎをそれぞれ“Ｈ”、“Ｌ”にした後、制御
信号φｅを“Ｈ”にして、フリップフロップ回路のノー
ドＮＡおよびＮＢの電位をＶCC／２（約１．５Ｖ）にイ
コライズする。次に、制御信号φａおよびφｂを“Ｈ”
にし、トランジスタＱ６４およびＱ６７をオンし、ビッ
ト線ＢＬａｉおよびＢＬｂｉの電位を比較する。書込を
行ないたくない場合および書込を行なってしきい値が
０，６Ｖより高くなった場合では、ビット線ＢＬａｉは
ＶCC／２より高い電位（３・ＶCC／５）になっており、
ビット線ＢＬａｉは“Ｈ”にラッチされる。一方、書込
がまだ不十分の場合は、ビット線ＢＬａｉの電位は、Ｖ
CC／２より低く、ビット線ＢＬａｉは“Ｌ”にラッチさ
れる。この場合、書込がまだ不十分なので、再び書込動
作を繰り返す。上記の動作を複数ビット同時に行なうこ
とにより、書込ベリファイ動作が実行される。
【００１７】
【発明が解決しようとする課題】上記の従来の書込ベリ
ファイ回路では、書込ベリファイ時に、ビット線の電位
が下降したか否かを複数ビット同時に行なうため、ビッ
ト線間のノイズが大きな問題となっていた。すなちわ、
ある隣り合ったビット線の一方が“Ｈ”から“Ｌ”に下
降する場合、それに影響されて、本来“Ｈ”に保持され
るべきビット線も“Ｌ”に下降する場合が生じる。これ
は、メモリの集積度が大きくなるにつれビット線間の間
隔が狭くなればなるほど、より大きく影響し、高集積化
の妨げになるという問題があった。また、書込ベリファ
イ動作に用いる電圧および制御信号の数が多く、回路が
複雑となるため、回路規模が大きくなりやはり高集積化
の妨げとなっていた。
【００１８】本発明は、上記課題を解決するためのもの
であって、書込／消去ベリファイ時間が短く、かつ、高
集積化に適する不揮発性半導体記憶装置を提供すること
を目的とする。
【００１９】本発明のさらに他の目的は、書込ベリファ
イ時のビット線間のノイズの影響をなくすことができる
不揮発性半導体記憶装置を提供することである。
【００２０】本発明の他の目的は、書込／消去ベリファ
イ期間中にメモリセルのしきい値を同時に読出すことが
できる不揮発性半導体記憶装置を提供することである。
【００２１】本発明のさらに他の目的は、書込動作中に
一時的に書込動作を中断させ、読出を行なうプログラム
サスペンド動作、または、プログラムサスペンド動作の
後再び書込動作に移行するプログラムレジューム動作を
安定に行なうことができる不揮発性半導体記憶装置を提
供することである。
【００２２】
【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置は、それぞれがビット線、ソース線およ
びワード線に接続された複数のメモリセルの書込状態を
確認する書込ベリファイ動作を行なう不揮発性半導体記
憶装置であって、ビット線を１本おきに所定の電圧に固
定する電圧固定手段と、所定の電圧に固定されていない
ビット線に接続されるメモリセルに対する書込ベリファ
イ動作を実行する書込ベリファイ手段とを含む。
【００２３】請求項２記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
え、書込ベリファイ手段は、ビット線ごとに接続され、
ビット線に接続されたメモリセルのデータをラッチする
カラムラッチと、書込電圧印加後、カラムラッチとビッ
ト線とを電気的に分離する分離手段と、分離手段により
分離されたビット線をカラムラッチにラッチされたデー
タに応じて所定の電圧にプリチャージするプリチャージ
手段と、書込ベリファイの対象となるメモリセルに接続
されるワード線を書込ベリファイ電圧に設定する書込ベ
リファイ電圧設定手段と、書込ベリファイ電圧設定手段
によりワード線が書込ベリファイ電圧に設定された後、
書込ベリファイの対象となるメモリセルに接続されるソ
ース線を一時的に接地する接地手段と、接地手段により
ソース線が接地された後、ビット線とカラムラッチとを
電気的に接続する接続手段とを含む。
【００２４】請求項３記載の不揮発性半導体記憶装置
は、それぞれがビット線、ソース線およびワード線に接
続された複数のメモリセルの書込状態を確認する書込ベ
リファイ動作を行なう不揮発性半導体記憶装置であっ
て、ビット線ごとに接続され、ビット線に接続されたメ
モリセルのデータをラッチするカラムラッチと、書込電
圧印加後、カラムラッチとビット線とを電気的に分離す
る分離手段と、書込ベリファイの対象となるメモリセル
に接続されたワード線をベリファイ電圧に設定する書込
ベリファイ電圧設定手段と、書込ベリファイ電圧設定手
段によりワード線が書込ベリファイ電圧に設定された
後、書込ベリファイの対象となるメモリセルのソース線
を一時的に接地する接地手段と、接地手段によりソース
線が接地された後、ビット線とカラムラッチとを電気的
に接続する接続手段とを含む。
【００２５】請求項４記載の不揮発性半導体記憶装置
は、それぞれがビット線、ソース線およびワード線に接
続された複数のメモリセルの消去状態を確認する消去ベ
リファイ動作を行なう不揮発性半導体記憶装置であっ
て、ビット線ごとに接続され、ビット線に接続されたメ
モリセルのデータをラッチするカラムラッチと、消去ベ
リファイ時にカラムラッチとビット線とを電気的に分離
する分離手段と、分離手段により分離されたビット線を
所定の電圧にプリチャージするプリチャージ手段と、消
去ベリファイの対象となるメモリセルに接続されたすべ
てのワード線を消去ベリファイ電圧に設定する消去ベリ
ファイ電圧設定手段と、消去ベリファイの対象となるメ
モリセルのソース線を一時的に接地する接地手段と、接
地手段によりソース線が接地された後、ビット線とカラ
ムラッチとを電気的に接続する接続手段とを含む。
【００２６】
【作用】請求項１記載の不揮発性半導体記憶装置におい
ては、書込ベリファイの対象となっていないビット線が
１本おきに所定の電圧に固定されているので、これらの
ビット線が書込ベリファイの対象となるビット線のシー
ルド線として作用する。
【００２７】請求項２記載の不揮発性半導体記憶装置に
おいては、ビット線ごとに設けられたカラムラッチを用
いて、書込電圧印加後、カラムラッチとビット線とを分
離する。次に、カラムラッチのデータに応じてビット線
をプリチャージし、ワード線をベリファイ電圧に設定し
た後、一時的にソース線を接地する。その後、ビット線
とカラムラッチとを接続することにより、メモリセルの
しきい値に応じたデータがカラムラッチに保持され、書
込ベリファイの対象となるメモリセルに対して同時に書
込ベリファイ動作を実行することができる。
【００２８】請求項３記載の不揮発性半導体記憶装置に
おいては、ビット線ごとに設けられたカラムラッチを用
い、書込電圧印加後、カラムラッチとビット線とを分離
する。次に、書込ベリファイの対象となるワード線にベ
リファイ電圧を印加し、ソース線を一時的に接地する。
その後、ビット線とカラムラッチを接続することによ
り、メモリセルのしきい値に応じたデータがカラムラッ
チへ保持され、書込ベリファイの対象となるすべてのメ
モリセルに対して同時に書込ベリファイ動作を行なうこ
とができる。
【００２９】請求項４記載の不揮発性半導体記憶装置に
おいては、ビット線ごとに設けられたカラムラッチを用
いて、消去ベリファイ時、カラムラッチとビット線とを
切り離し、ビット線をプリチャージする。次に、消去ベ
リファイの対象となるすべてのワード線に消去ベリファ
イ電圧を印加し、ソース線を一時的に接地する。その
後、ビット線とカラムラッチを接続することにより、メ
モリセルのしきい値に応じたデータがカラムラッチへ保
持され、消去ベリファイの対象となるすべてのメモリセ
ルに対して同時に消去ベリファイ動作を実行することが
できる。
【００３０】
【実施例】以下、本発明の一実施例の不揮発性半導体記
憶装置であるＤＩＮＯＲ型フラッシュメモリについて図
面を参照しながら説明する。図２は、本発明の一実施例
のフラッシュメモリの構成を示すブロック図である。
【００３１】図２を参照して、フラッシュメモリは、書
込／消去制御回路１、データ入出力バッファ２、センス
アンプ３、書込回路４、Ｙデコーダ５、高電圧発生回路
６、１９、負電圧発生回路７、８、セレクトゲートデコ
ーダ９、ソース線ドライバ１０、メモリセルアレイ１
１、Ｘデコーダ１２、アドレスバッファ１３、ベリファ
イ電圧発生回路１４、ウェル電位発生回路１５、トラン
スファーゲート１６、カラムラッチ１７、１８、Ｙゲー
トトランジスタＱ１、Ｑ２を含む。図２では、説明を簡
単にするため、１つのメモリセクタ内のメモリセルアレ
イは２×２の構成に簡略化して示している。
【００３２】書込／消去制御回路１は、書込動作および
読出動作のタイミングや各動作時の電圧の制御を行な
う。
【００３３】データ入出力バッファ２は、センスアンプ
３から入力されるデータを外部へ出力し、または、外部
から入力された書込データを書込回路４へ出力する。
【００３４】センスアンプ３は、Ｙゲートトランジスタ
Ｑ１、Ｑ２を介して入力されたメモリセルアレイ１１内
のメモリセルのデータを増幅し、データ入出力バッファ
２へ出力する。
【００３５】書込回路４は、データ入出力バッファ２か
ら入力されたデータをカラムラッチ１７、１８に書込
む。
【００３６】Ｙデコーダ５は、アドレスバッファ１３か
らの出力を受けてＹゲートトランジスタＱ１、Ｑ２を選
択する。
【００３７】高電圧発生回路６および１９、および負電
圧発生回路７および８は、書込／消去時に単一供給電源
から所定の正の高電圧および所定の負の高電圧を発生さ
せる。
【００３８】セレクトゲートデコーダ９は、アドレスバ
ッファ１３からの出力を受けてメモリセルアレイ１１内
のセレクトゲートＱ７〜Ｑ１０を選択する。
【００３９】ソース線ドライバ１０は、ＮＭＯＳトラン
ジスタＱ３〜Ｑ６を含む。ソース線ドライバ１０は、読
出動作時にメモリセルのソース線に接地電圧レベルの電
圧を印加し、消去動作時に所定の負電圧を印加する。
【００４０】メモリセルアレイ１１は、メモリセルＱ１
１〜Ｑ１８、セレクトゲートＱ７〜Ｑ１０を含む。メモ
リセルアレイ１１では、Ｘデコーダ１２およびＹデコー
ダ５により選択されたメモリセルにデータが書込まれた
り、消去されたりする。
【００４１】Ｘデコーダ１２は、アドレスバッファ１３
からの出力を受けて所定のワード線を選択する。
【００４２】アドレスバッファ１３は、外部からメモリ
セルアレイ１１内の所定のメモリセルを選択するアドレ
ス信号を受け、カラムアドレス信号をＹデコーダ５へ、
ロウアドレス信号をＸデコーダ１２へ出力する。
【００４３】ベリファイ電圧発生回路１４は、書込また
は消去ベリファイ時にワード線の電位を所定のベリファ
イレベルに変更する。
【００４４】ウェル電位発生回路１５は、メモリセルの
消去時にＰウェルに負の高電圧を印加する。
【００４５】トランスファーゲート１６は、カラムラッ
チ１７、１８と、ビット線との接続を制御する。カラム
ラッチ１７、１８は、書込データをラッチする。
【００４６】次に、上記のように構成されたフラッシュ
メモリの消去動作について説明する。消去時、アドレス
バッファ１３により１つのセクタ（ブロック）が選択さ
れ、書込／消去制御回路１により選択されたセクタ内の
ワード線（コントロールゲート）がすべて選択される。
次に、高電圧発生回路１９により１０Ｖの高電圧が選択
されたすべてのワード線に印加される。非選択セクタ内
のワード線は接地されている。また、セレクトゲートデ
コーダ９は選択されたセクタ内では−８Ｖを、非選択の
セクタでは−４Ｖを負電圧発生回路７により発生させ
る。
【００４７】このとき、書込／消去制御回路１により発
生される制御信号ＡＳＬ、ＢＳＬはそれぞれ０Ｖ、−８
Ｖになるため、メモリセルのソース線とセレクトゲート
が接続され、選択セクタのソース線は−８Ｖ、非選択セ
クタのソース線は−４Ｖになる。また、ウェル電位発生
回路１５では、Ｐウェルに−８Ｖの負電圧を負電圧発生
回路７により印加する。
【００４８】したがって、選択されたセクタのメモリセ
ルにはチャネルが形成され、ワード線つまりコントロー
ルゲートとチャネル間に１８Ｖの高電圧が印加され、ト
ンネル効果により電子がフローティングゲートに注入さ
れる。一方、非選択セクタでは、ワード線は０Ｖであ
り、ソース線が−４Ｖであるので、電位差が不十分とな
り、トンネル効果による電子の注入は起きない。
【００４９】消去電圧を印加した後、ベリファイ電圧発
生回路１４を活性化させ、Ｘデコーダ１２を通して６Ｖ
程度の消去ベリファイ電圧をワード線に印加し、センス
アンプにより電流が生じたか否かをセンスする。選択さ
れたすべてのメモリセルのしきい値が６Ｖより高い場合
すなわち、電流が生じない場合は、消去動作を終了し、
選択されたメモリセルの１ビットでも電流が生じる場合
は再び消去電圧を印加する。以上の動作により消去動作
が実行される。
【００５０】次に、図２に示すトランスファーゲート１
６およびカラムラッチ１７、１８についてさらに詳細に
説明する。図１は、図２に示すトランスファーゲートお
よびカラムラッチの具体的な構成を示す回路図である。
【００５１】図１を参照して、複数のビット線ＢＬ１〜
ＢＬ３の一端にはＹゲートＹ１〜Ｙ３がそれぞれ接続さ
れる。ＹゲートＹ１〜Ｙ３はそれぞれ、Ｐ型ＭＯＳトラ
ンジスタおよびＮ型ＭＯＳトランジスタにより構成さ
れ、相補型トランスファーゲートとなっている。Ｙゲー
トＹ１〜Ｙ３にはそれぞれ書込回路（ＷＤ）４ａ〜４ｃ
およびセンスアンプ（ＳＡ）３ａ〜３ｃがそれぞれ接続
される。ＹゲートＹ１〜Ｙ３のＮ型ＭＯＳトランジスタ
のゲートにはＹゲート制御信号ＴＧＳ１が入力され、Ｐ
型ＭＯＳトランジスタのゲートにはインバータＧ９を介
してＹゲート制御信号が入力される。インバータＧ９に
は電源電圧ＶCCより高い高電圧ＶPPが印加されている。
【００５２】ビット線ＢＬ１〜ＢＬ３にはそれぞれビッ
ト線リセットトランジスタＲＳ１〜ＲＳ３が接続され
る。ビット線リセットトランジスタＲＳ１〜ＲＳ３の他
端は接地されている。ビット線リセットトランジスタＲ
Ｓ１およびＲＳ３のゲートにはリセット信号ＲＳ１が入
力され、ビット線リセットトランジスタＲＳ２のゲート
にはリセット信号ＲＳ２が入力される。つまり、ビット
線１本おきにビット線リセットトランジスタのゲートに
リセット信号ＲＳ１またはＲＳ２が交互に入力される。
【００５３】ビット線ＢＬ１〜ＢＬ３にはそれぞれセレ
クトゲートＳＧ１〜ＳＧ３が接続される。セレクトゲー
トＳＧ１〜ＳＧ３のゲートにはセレクトゲート制御信号
ＳＧＳが入力される。
【００５４】セレクトゲートＳＧ１〜ＳＧ３にはそれぞ
れメモリセルＭＣ１〜ＭＣ３が接続される。メモリセル
ＭＣ１〜ＭＣ３のソース側はソース線トランジスタＱ２
４と接続される。ソース線トランジスタＱ２４の他端は
接地される。ソース線トランジスタＱ２４のゲートには
書込／消去制御回路１から出力される制御信号ＢＳＬが
入力される。
【００５５】ビット線ＢＬ１〜ＢＬ３にはそれぞれ、プ
リチャージ用トランジスタＰＡ１〜ＰＡ３、ＰＢ１〜Ｐ
Ｂ３が接続される。プリチャージ用トランジスタＰＡ１
〜ＰＡ３の他端は高電圧ＶPPと接続される。プリチャー
ジ用トランジスタＰＢ１、ＰＢ３のゲートにはプリチャ
ージ制御信号ＰＣ１が入力され、プリチャージ用トラン
ジスタＰＢ２のゲートにはプリチャージ制御信号ＰＣ２
が入力される。つまり、ビット線１本おきにプリチャー
ジ制御信号ＰＣ１またはＰＣ２が交互に入力される。プ
リチャージ用トランジスタＰＡ１〜ＰＡ３のゲートには
それぞれインバータＧ１、Ｇ３、Ｇ４の出力信号がそれ
ぞれ入力される。
【００５６】ビット線ＢＬ１〜ＢＬ３の他端にはトラン
スファーゲートＴＧ１〜ＴＧ３が接続される。トランス
ファーゲートＴＧ１〜ＴＧ３はそれぞれ、Ｐ型ＭＯＳト
ランジスタおよびＮ型ＭＯＳトランジスタにより構成さ
れる。トランスファーゲートＴＧ１、ＴＧ３のＮ型ＭＯ
Ｓトランジスタのゲートにはトランスファーゲート制御
信号ＴＧＳ３が入力され、Ｐ型ＭＯＳトランジスタのゲ
ートにはインバータＧ８を介してトランスファーゲート
制御信号ＴＧＳ３が入力される。トランスファーゲート
ＴＧ２のＮ型ＭＯＳトランジスタのゲートにはトランス
ファーゲート制御信号ＴＧＳ２が入力され、Ｐ型ＭＯＳ
トランジスタのゲートにはインバータＧ７を介してトラ
ンスファーゲート制御信号ＴＧＳ２が入力される。つま
り、トランスファーゲートには、ビット線１本おきに、
トランスファーゲート制御信号ＴＧＳ２またはＴＧＳ３
が交互に入力されることになる。
【００５７】トランスファーゲートＴＧ１〜ＴＧ３はイ
ンバータＧ１、Ｇ３、Ｇ５の入力側と接続され、さら
に、インバータＧ２、Ｇ４、Ｇ６の出力側と接続され
る。また、インバータＧ１、Ｇ３、Ｇ５はそれぞれイン
バータＧ２、Ｇ４、Ｇ６と接続される。インバータＧ１
およびＧ２、Ｇ３およびＧ４、Ｇ５およびＧ６はそれぞ
れカラムラッチを構成する。インバータＧ１〜Ｇ６には
高電圧ＶPPが印加される。
【００５８】Ｎ型ＭＯＳトランジスタＱ２１〜Ｑ２３は
書込／消去制御回路１ａと接続される。トランジスタＱ
２１〜Ｑ２３のゲートは、それぞれトランスファーゲー
トＴＧ１〜ＴＧ３と接続される。
【００５９】書込／消去制御回路１ａは、図２に示す書
込／消去制御回路１の一部を示しており、トランジスタ
Ｑ３０、Ｑ３１、インバータＧ１１、Ｇ１２を含む。
【００６０】トランジスタＱ３０、Ｑ３１はトランジス
タＱ２１〜Ｑ２３と接続され、トランジスタＱ３０の他
端は電源電圧ＶCCと接続され、トランジスタＱ３１の他
端は接地されている。つまり、トランジスタＱ２１〜Ｑ
２３はワイヤードＯＲ接続されている。
【００６１】また、上記の各制御信号は所定の制御信号
発生回路（図示省略）により、後述する所定のタイミン
グで出力される。
【００６２】次に、上記のように構成されたフラッシュ
メモリの書込動作について説明する。書込時、書込／消
去制御回路１により書込回路４が活性化される。たとえ
ばＹゲートＹ１〜Ｙ３とトランスファーゲートＴＧ１〜
ＴＧ３を制御するＹゲート制御信号ＴＧＳ１およびトラ
ンスファーゲート制御信号ＴＧＳ２，ＴＧＳ３が“Ｈ”
となる。このとき、書込データがカラムラッチＧ１〜Ｇ
６にロードされる。次に、Ｙゲート制御信号ＴＧＳ１が
“Ｌ”となり、カラムラッチＧ１〜Ｇ６およびトランス
ファーゲートＴＧ２，ＴＧ３の電圧ＶPPが６Ｖとなる。
Ｙゲート制御信号ＴＧＳ１によりＹゲートＹ１〜Ｙ３
は、ビット線ＢＬ１〜ＢＬ３と書込回路４ａ〜４ｃおよ
びセンスアンプ３ａ〜３ｃとを切り離し、書込電圧がビ
ット線に印加される。このとき、セレクトゲート制御信
号ＳＧＳおよびワード線ＷＬはそれぞれ１０Ｖ、−８Ｖ
となっている。以上の動作により書込動作が実行され
る。
【００６３】次に、書込ベリファイ時の動作について説
明する。図３は、図２に示すフラッシュメモリの書込ベ
リファイ動作を説明するためのタイミングチャートであ
る。
【００６４】図３を参照して、書込ベリファイ時、リセ
ット信号ＲＳ１を“Ｈ”にすることにより、ビット線Ｂ
Ｌ１およびＢＬ３を接地する。このとき、Ｙゲート制御
信号ＴＧＳ１およびトランスファーゲート制御信号ＴＧ
Ｓ２、ＴＧＳ３はすべて“Ｌ”の状態にする。また、プ
リチャージ制御信号ＰＣ１を“Ｈ”にする。次に、プリ
チャージ制御信号ＰＣ２を一時的に“Ｌ”にする。ノー
ドＮ７の電位が“Ｌ”の場合、ビット線ＢＬ２はプリチ
ャージされ、“Ｈ”の場合ビット線ＢＬ２はプリチャー
ジされない。次に、ワード線ＷＬの電圧ＷＬＳを書込ベ
リファイ電圧（〜１．５Ｖ）に設定し、制御信号ＢＳＬ
を“Ｈ”にし、ソース線トランジスタＱ２４を一時的に
接地する。このとき、メモリセルＭＣ２のしきい値が書
込ベリファイ電圧よりも低くなっている場合、プリチャ
ージした電荷は放電され、一方、高くなっている場合は
そのまま保持される。次に、トランスファーゲート制御
信号ＴＧＳ２を“Ｈ”にすると、トランスファーゲート
ＴＧ２がオンし、ビット線ＢＬ２とカラムラッチＧ３、
Ｇ４とが接続される。ここで、インバータＧ４の電流駆
動能力を極めて弱く設定しておく。具体的には、たとえ
ば、ビット線ＢＬ２の寄生容量Ｃ２の容量が０．８ｐＦ
である場合、インバータを構成するトランジスタのチャ
ネル幅を３μｍ、チャネル長を１．７μｍ程度に設定す
るのが好ましい。以下のカラムラッチも同様である。し
たがって、ノードＮ４の電位が“Ｈ”の場合トランスフ
ァーゲート制御信号ＴＧＳ２が“Ｈ”となりビット線Ｂ
Ｌ２とカラムラッチＧ３、Ｇ４とが接続された直後、ビ
ット線ＢＬ２には充電電流が生じるが、インバータＧ４
の電流駆動能力が非常に弱いため、カラムラッチＧ３、
Ｇ４のデータが反転し、ノードＮ４の電位は“Ｌ”に下
降する。一方、メモリセルＭＣ２のしきい値がベリファ
イ電圧より高い場合、ビット線の電位は下降しないの
で、カラムラッチＧ３、Ｇ４のデータは反転せず、ノー
ドＮ４の電位は“Ｈ”を保持する。ただし、もともとノ
ードＮ４の電位が“Ｌ”の場合、ビット線ＢＬ２はプリ
チャージされないので、トランスファーゲートＴＧ２を
開いたとき、カラムラッチＧ３、Ｇ４は反転せず“Ｌ”
のままで保持される。以上の動作は、ビット線１本おき
に同時に実行される。
【００６５】次に、ビット線ＢＬ２に接続されているメ
モリセルＭＣ２のベリファイ動作が終了すると、次に、
ビット線ＢＬ１、ＢＬ３に接続されているメモリセルＭ
Ｃ１、ＭＣ３のベリファイ動作が開始される。すなわ
ち、リセット信号ＲＳ１が“Ｌ”になり、リセット信号
ＲＳ２が“Ｈ”となり、プリチャージ制御信号ＰＣ２が
“Ｈ”となる。このとき、トランスファーゲート制御信
号ＴＧＳ２およびＴＧＳ３も“Ｌ”の状態となってい
る。また、ワード線ＷＬは書込ベリファイ電圧のままに
保持されている。この状態で、プリチャージ制御信号Ｐ
Ｃ１を一時的に“Ｌ”にし、ビット線ＢＬ１およびＢＬ
３をカラムラッチＧ１、Ｇ２、Ｇ５、Ｇ６に記憶されて
いるデータに従ってプリチャージを行なう。この後の動
作は、上記に説明したビット線ＢＬ２のメモリセルＭＣ
２のベリファイ動作と同様である。上記の動作によりカ
ラムラッチＧ１〜Ｇ６によりラッチされたデータをワイ
ヤードＯＲ接続されたトランジスタＱ２１〜Ｑ２３によ
りモニタする。具体的には、書込／消去制御回路１ａの
Ｐ型ＭＯＳトランジスタＱ３０によりノードＮ１を
“Ｈ”に充電しておく、カラムラッチＧ１〜Ｇ６でのベ
リファイ動作が終了した後、Ｎ型ＭＯＳトランジスタＱ
３１によりノードＮ２を接地する。したがって、ノード
Ｎ３〜Ｎ５が“Ｈ”となるカラムラッチＧ１〜Ｇ６が１
つでも存在する場合つまり書込が終了していない場合、
トランジスタＱ２１〜Ｑ２３を介してノードＮ１の電位
は“Ｌ”に降下することになる。ここで、インバータＧ
１２の電流駆動能力はカラムラッチのインバータＧ２、
Ｇ４、Ｇ６と同様に弱く設定しておく。したがって、ノ
ードＮ１をモニタすることにより、書込動作が正常に行
なわれたか否かを判定する書込ベリファイ動作を行なう
ことができる。
【００６６】上記の動作により、ベリファイ時に１ビッ
ト線おきにリセットされたビット線がシールドの役目を
果たすことになり、ビット線間のノイズの影響をなく
し、安定したベリファイ動作を行なうことができ、不揮
発性半導体記憶装置をより高集積化することが可能とな
る。
【００６７】また、ベリファイ動作を２回に分け同時に
行なっているので、センスアンプにより書込ベリファイ
動作を行なうものより高速にベリファイ動作を行なうこ
とができる。
【００６８】次に、書込動作中に一時的に書込を中断
し、読出動作を行なう書込サスペンド、および、書込サ
スペンド終了後再び書込モードに移行する書込レジュー
ム時の動作について説明する。
【００６９】書込サスペンド時、トランスファーゲート
制御信号ＴＧＳ２、ＴＧＳ３は“Ｌ”となる。また、プ
リチャージ制御信号ＰＣ１、ＰＣ２は“Ｈ”である。す
なわち、カラムラッチＧ１〜Ｇ６をビット線ＢＬ１〜Ｂ
Ｌ３から切り離し、プリチャージ用トランジスタＰＢ１
〜ＰＢ３をオフさせる。この状態で、リセット信号ＲＳ
１、ＲＳ２を一時的に“Ｈ”にし、ビット線ＢＬ１〜Ｂ
Ｌ３をリセットする。次に、Ｙゲート制御信号ＴＧＳ１
を“Ｈ”にし、センスアンプ３ａ〜３ｃを通して現在の
書込対象外のメモリセルのデータを読出す。以上の動作
により、書込サスペンド動作を安定に行なうことが可能
となる。
【００７０】次に、読出動作が終了すると、Ｙゲート制
御信号ＴＧＳ１を“Ｌ”にし、ビット線ＢＬ１〜ＢＬ３
とセンスアンプ３ａ〜３ｃとを切り離す。次に、プリチ
ャージ制御信号ＰＣ１、ＰＣ２を一時的に“Ｌ”にし、
カラムラッチＧ１〜Ｇ６のデータに応じてビット線ＢＬ
１〜ＢＬ３のプリチャージを行なう。プリチャージが終
了すると、トランスファーゲート制御信号ＴＧＳ２およ
びＴＧＳ３を“Ｈ”にし、カラムラッチＧ１〜Ｇ６とビ
ット線ＢＬ１〜ＢＬ３とを接続する。次に、電圧ＶPPを
３．３Ｖから６Ｖに昇圧し、書込動作を続行する。以上
の動作により、安定な書込レジューム動作を実行するこ
とが可能となる。
【００７１】次に、書込ベリファイ動作を書込ベリファ
イの対象となるすべてのメモリセルについて同時に行な
うことのできるトランスファーゲートおよびカラムラッ
チの具体的な構成について説明する。図４は、図２に示
すトランスファーゲートおよびカラムラッチの他の具体
的な構成例を示す回路図である。図４に示す回路と図１
に示す回路とで異なる点は、ビット線リセットトランジ
スタおよびプリチャージ用トランジスタが省略され、ト
ランスファーゲートＴＧ１１のゲートに１本のトランス
ファーゲート制御信号ＴＧＳ２が入力されている点であ
る。その他の点は、図１に示す回路と同様であるので以
下その説明を省略する。
【００７２】次に、図４に示す回路の書込動作および書
込ベリファイ動作について説明する。消去動作を行なっ
た後、書込／消去制御回路１により書込回路４ｄが活性
化される。次に、Ｙゲート制御信号ＴＧＳ１およびトラ
ンスファーゲート制御信号ＴＧＳ２が“Ｈ”に立上げら
れる。したがって、ビット線ＢＬ１１と書込回路４ｄお
よびカラムラッチＧ２１、Ｇ２２とが接続され、書込デ
ータがカラムラッチＧ２１、Ｇ２２へロードされる。次
に、Ｙゲート制御信号ＴＧＳ１が“Ｌ”となり、Ｙゲー
ト制御信号ＴＧＳ１に応答してＹゲートＹ１１は、ビッ
ト線ＢＬ１１と書込回路４ｄおよびセンスアンプ３ｄと
を切離し、書込電圧がビット線ＢＬ１１に印加される。
このとき、セレクトゲート制御信号ＳＧＳおよびワード
線ＷＬの電圧はそれぞれ１０Ｖ、−８Ｖとなっている。
【００７３】書込電圧印加後、高電圧ＶPPを６Ｖから
３．３Ｖに降下させ、また、トランスファーゲート制御
信号ＴＧＳ２を“Ｌ”にする。トランスファーゲート制
御信号ＴＧＳ２に応じてトランスファーゲートＴＧ１１
がオフされ、ビット線ＢＬ１１とカラムラッチＧ２１、
Ｇ２２とが切離される。このとき、ビット線ＢＬ１１に
は、カラムラッチＧ２１、Ｇ２２のデータに従った電圧
（０Ｖまたは３．３Ｖ）が保持されることとなる。次
に、ワード線ＷＬの電圧をベリファイ電圧（〜１．５
Ｖ）に設定し、制御信号ＢＳＬを“Ｈ”にし、ソース線
ＳＬを一時的に接地する。このとき、書込が行なわれた
メモリセルＭＣ１１のしきい値が１．５Ｖより降下して
いる場合、ビット線ＢＬ１１に充電されている電荷はメ
モリセルＭＣ１１を通して放電される。次に、トランス
ファーゲート制御信号ＴＧＳ２を“Ｈ”に立上げ、ビッ
ト線ＢＬ１１とカラムラッチＧ２１、Ｇ２２とを接続す
る。カラムラッチのインバータＧ２２は上記と同様に電
流駆動能力を弱く設定している。したがって、ビット線
ＢＬ１１には充電電流が生じるが、インバータＧ２２の
電流駆動能力が非常に弱いため、カラムラッチＧ２１、
Ｇ２２のデータが反転する。この結果、ノードＮ１３の
電位は“Ｌ”に下降する。一方、メモリセルＭＣ１１の
しきい値がベリファイ電圧より高い場合、ビット線ＢＬ
１１の電位は下降しないので、カラムラッチＧ２１、Ｇ
２２のデータは反転せず、ノードＮ１３の電位は“Ｈ”
を保持する。
【００７４】上記の動作によりカラムラッチＧ２１、Ｇ
２２に保持されたデータをワイヤードＯＲ接続されたト
ランジスタＱ３７により上記と同様にモニタすることが
可能となる。したがって、ノードＮ１１の電位をモニタ
することにより書込ベリファイの情報を得ることがで
き、書込ベリファイの対象となるすべてのメモリセルに
ついて同時に書込ベリファイ動作を行なうことが可能と
なり、高速な書込ベリファイ動作を行なうことができ
る。また、書込ベリファイ動作に用いる電圧および制御
信号の数が図１０に示す従来の書込ベリファイ回路より
少なくなり、回路構成が簡略化され、さらに、装置の高
集積化を達成することができる。
【００７５】次に、図４に示すカラムラッチの他の具体
的な構成について説明する。図５は、図４に示すカラム
ラッチの他の具体的な構成を示す回路図である。
【００７６】図５を参照して、カラムラッチはインバー
タＧ２１、Ｇ２２を含む。インバータＧ２１の入力側は
ビット線ＢＬ１１と直接接続される。その他の構成は、
図４に示すカラムラッチと同様であるので以下その説明
を省略する。上記のような構成により、インバータＧ２
１によりビット線ＢＬ１１の電位を直接センスすること
ができ、インバータＧ２２のデータが確定した時点で、
トランスファーゲート制御信号ＴＧＳ２を“Ｈ”にし、
ビット線ＢＬ１とカラムラッチＧ２１、Ｇ２２とを接続
することができる。したがって、インバータＧ２２は、
電流駆動能力の十分高いインバータを用いることがで
き、より安定した書込動作を行なうことが可能となる。
【００７７】次に、消去ベリファイ動作を消去ベリファ
イの対象となるすべてのメモリセルについて同時に行な
うことができるトランスファーゲートおよびカラムラッ
チの具体的な構成について説明する。図６は、図２に示
すトランスファーゲートおよびカラムラッチのさらに他
の具体的な構成を示す回路図である。
【００７８】図６に示す回路では、図４に示す回路に対
してビット線２１に接続されるＰ型ＭＯＳトランジスタ
Ｑ４４が新たに設けられている。また、カラムラッチＧ
３１、Ｇ３２の出力はＰ型ＭＯＳトランジスタＱ４３の
ゲートにも入力されている。Ｐ型ＭＯＳトランジスタＱ
４３のソースおよびドレインは他のカラムラッチとワイ
ヤードＯＲ接続されており、書込／消去制御回路１ｂ内
のラッチＧ４３、Ｇ４４およびＰ型ＭＯＳトランジスタ
Ｑ５２およびＮ型ＭＯＳトランジスタＱ５４と接続され
ている。その他の構成は、図４に示す回路と同様である
ので以下その説明を省略する。
【００７９】次に、上記のように構成された回路の動作
について説明する。書込動作および書込ベリファイ動作
は、図４に示すフラッシュメモリと同様であるので以下
その説明を省略する。消去時は、選択されたセクタの全
ワード線ＷＬ１、ＷＬ２を１０Ｖに立上げ、メモリセル
ＭＣ２１、ＭＣ２２のソースに−８Ｖの電圧を印加す
る。ここで、−８Ｖの印加回路は図示していない。消去
動作が終了すると、プリチャージ信号ＰＣを一時的に
“Ｌ”にし（このとき、Ｙゲート制御信号ＴＧＳ１およ
びトランスファーゲート制御信号ＴＧＳ２は、ともに”
Ｌ”）、ビット線ＢＬ２１をプリチャージする。次に、
選択されたセクタの全ワード線を６Ｖ程度（消去ベリフ
ァイ電圧）にし、制御信号ＢＳＬを一時的に“Ｈ”にし
てソース線ＳＬを接地する。選択されたセクタ内のメモ
リセルのうち１ビットでもしきい値が６Ｖ未満のものが
あれば、プリチャージされた電荷は放電される。一方、
すべてのビット線のしきい値が６Ｖ以上であれば、電荷
は放電されずそのまま保持される。その後トランスファ
ーゲート制御信号ＴＧＳ２を“Ｈ”にし、ビット線ＢＬ
２１とカラムラッチＧ３１、Ｇ３２とを接続する。ビッ
ト線ＢＬ２１の電圧がカラムラッチＧ３１、Ｇ３２によ
って確定される。一方、書込／消去制御回路１ｂのＮ型
ＭＯＳトランジスタＱ５４のゲートに“Ｈ”の制御信号
Ｓ４を入力する。このとき、ノードＮ２４は“Ｌ”にリ
セットされる。次に、Ｐ型ＭＯＳトランジスタＱ５２の
ゲートに“Ｌ”の制御信号Ｓ３を入力すると、ノードＮ
２５の電位が“Ｌ”であればノードＮ２４の電位は
“Ｈ”となり、一方、ノードＮ２５の電位が“Ｈ”であ
ればノードＮ２４の電位は“Ｌ”に保持される。すなわ
ち、消去ベリファイ時にすべてのビットが６Ｖより高い
しきい値にある場合、ノードＮ２４は“Ｌ”となり、ど
れかが１ビットでも６Ｖより低いときはノードＮ２４の
電位は“Ｈ”となる。したがって、ノードＮ２４の電位
をモニタすることにより消去ベリファイの情報を得るこ
とができ、消去ベリファイの対象となるすべてのメモリ
セルについて同時に消去ベリファイ動作を行なうことが
可能となり高速な消去ベリファイ動作を行なうことがで
きる。また、消去ベリファイ動作に用いる電圧および制
御信号の数が少なく、回路構成が簡略化され、さらに、
装置の高集積化を達成することができる。
【００８０】
【発明の効果】請求項１記載の不揮発性半導体記憶装置
においては、ビット線１本おきにリセットがかけられ、
半分のビット線ずつベリファイ動作を行なうため、リセ
ットされたビット線がシールドの役目を果たし、ベリフ
ァイ動作中のビット線間の信号の振れによるノイズの影
響をなくすことができ、書込ベリファイ時間を短縮し、
さらに装置の高集積化を達成することが可能となる。
【００８１】請求項２記載の不揮発性半導体記憶装置に
おいては、簡便な回路で書込ベリファイ動作の対象とな
るメモリセルについて同時に書込ベリファイ動作を行な
うことができ、高速な書込ベリファイ動作を行なうこと
ができる。また、プログラムサスペンドおよびプログラ
ムレジウム動作を安定に行なうことが可能となる。
【００８２】請求項３記載の不揮発性半導体記憶装置に
おいては、書込ベリファイ動作の対象となるメモリセル
について同時に書込ベリファイ動作を行なうことができ
るので、高速な書込ベリファイ動作を実行することが可
能となる。また、回路構成も簡略化されているので、さ
らに装置の高集積化を達成することができる。
【００８３】請求項４記載の不揮発性半導体記憶装置に
おいては、消去ベリファイの対象となるメモリセルにつ
いて同時に消去ベリファイ動作を行なうことができ、高
速な消去ベリファイ動作を実行することが可能となる。
また、回路構成も簡略化されているので、さらに装置の
高集積化を達成することができる。
【図面の簡単な説明】
【図１】図２に示すトランスファーゲートおよびカラム
ラッチの具体的な構成を示す回路図である。
【図２】本発明の一実施例のフラッシュメモリの構成を
示すブロック図である。
【図３】図１に示すフラッシュメモリの書込ベリファイ
動作を説明するためのタイミングチャートである。
【図４】図２に示すトランスファーゲートおよびカラム
ラッチの他の具体的な構成を示す回路図である。
【図５】図４に示すカラムラッチの他の具体的な構成を
示す回路図である。
【図６】図２に示すトランスファーゲートおよびカラム
ラッチのさらに他の具体的な構成を示す回路図である。
【図７】従来のフラッシュメモリの断面構造を示す図で
ある。
【図８】従来のフラッシュメモリの書込／消去動作を説
明するための図である。
【図９】従来のフラッシュメモリのプログラム時および
消去時のしきい値電圧を示す図である。
【図１０】従来のフラッシュメモリの書込ベリファイ回
路の構成を示す図である。
【図１１】図１０に示す書込ベリファイ回路の動作を説
明するためのタイミングチャートである。
【符号の説明】
１ 書込／消去制御回路 ２ データ入出力バッファ ３ センスアンプ ４ 書込回路 ５ Ｙデコーダ ６、１９ 高電圧発生回路 ７、８ 負電圧発生回路 ９ セレクトゲートデコーダ １０ ソース線ドライバ １１ メモリセルアレイ １２ Ｘデコーダ １３ アドレスバッファ １４ ベリファイ電圧発生回路 １５ ウェル電位発生回路 １６ トランスファーゲート １７、１８ カラムラッチ Ｑ２１〜Ｑ２３ トランジスタ Ｇ１〜Ｇ６ カラムラッチ ＴＧ１〜ＴＧ３ トランスファーゲート ＰＡ１〜ＰＡ３、ＰＢ１〜ＰＢ３ プリチャージ用トラ
ンジスタ ＳＧ１〜ＳＧ３ セレクトゲート ＭＣ１〜ＭＣ３ メモリセル ＲＳ１〜ＲＳ３ ビット線リセットトランジスタ Ｙ１〜Ｙ３ Ｙゲート ３ａ〜３ｃ センスアンプ ４ａ〜４ｃ 書込回路
フロントページの続き (72)発明者 石井 元治 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 大庭 敦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 二ッ谷 知士 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 細金 明 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 それぞれがビット線、ソース線およびワ
    ード線に接続された複数のメモリセルの書込状態を確認
    する書込ベリファイ動作を行なう不揮発性半導体記憶装
    置であって、 前記ビット線を１本おきに所定の電圧に固定する電圧固
    定手段と、 前記所定の電圧に固定されていないビット線に接続され
    るメモリセルに対する書込ベリファイ動作を実行する書
    込ベリファイ手段とを含む不揮発性半導体記憶装置。
  2. 【請求項２】 前記書込ベリファイ手段は、 前記ビット線ごとに接続され、前記ビット線に接続され
    たメモリセルのデータをラッチするカラムラッチと、 書込電圧印加後、前記カラムラッチと前記ビット線とを
    電気的に分離する分離手段と、 前記分離手段により分離されたビット線を前記カラムラ
    ッチにラッチされたデータに応じて所定の電圧にプリチ
    ャージするプリチャージ手段と、 書込ベリファイの対象となるメモリセルに接続されるワ
    ード線を書込ベリファイ電圧に設定する書込ベリファイ
    電圧設定手段と、 前記書込ベリファイ電圧設定手段により前記ワード線が
    書込ベリファイ電圧に設定された後、書込ベリファイの
    対象となるメモリセルに接続されるソース線を一時的に
    接地する接地手段と、 前記接地手段により前記ソース線が接地された後、前記
    ビット線と前記カラムラッチとを電気的に接続する接続
    手段とを含む請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 それぞれがビット線、ソース線およびワ
    ード線に接続された複数のメモリセルの書込状態を確認
    する書込ベリファイ動作を行なう不揮発性半導体記憶装
    置であって、 前記ビット線ごとに接続され、前記ビット線に接続され
    たメモリセルのデータをラッチするカラムラッチと、 書込電圧印加後、前記カラムラッチと前記ビット線とを
    電気的に分離する分離手段と、 書込ベリファイの対象となるメモリセルに接続されたワ
    ード線を書込ベリファイ電圧に設定する書込ベリファイ
    電圧設定手段と、 前記書込ベリファイ電圧設定手段により前記ワード線が
    書込ベリファイ電圧に設定された後、書込ベリファイの
    対象となるメモリセルのソース線を一時的に接地する接
    地手段と、 前記接地手段により前記ソース線が接地された後、前記
    ビット線と前記カラムラッチとを電気的に接続する接続
    手段とを含む不揮発性半導体記憶装置。
  4. 【請求項４】 それぞれがビット線、ソース線およびワ
    ード線に接続された複数のメモリセルの消去状態を確認
    する消去ベリファイ動作を行なう不揮発性半導体記憶装
    置であって、 前記ビット線ごとに接続され、前記ビット線に接続され
    たメモリセルのデータをラッチするカラムラッチと、 消去ベリファイ時に前記カラムラッチと前記ビット線と
    を電気的に分離する分離手段と、 前記分離手段により分離されたビット線を所定の電圧に
    プリチャージするプリチャージ手段と、 消去ベリファイの対象となるメモリセルに接続されたす
    べてのワード線を消去ベリファイ電圧に設定する消去ベ
    リファイ電圧設定手段と、 前記消去ベリファイ電圧設定手段により前記ワード線が
    消去ベリファイ電圧に設定された後、消去ベリファイの
    対象となるメモリセルのソース線を一時的に接地する接
    地手段と、 前記接地手段により前記ソース線が接地された後、前記
    ビット線と前記カラムラッチとを電気的に接続する接続
    手段とを含む不揮発性半導体記憶装置。
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