JPH04229322A - 任意の２個のレジスタの任意の２個のビット間のブール演算を行う方法 - Google Patents

任意の２個のレジスタの任意の２個のビット間のブール演算を行う方法

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JPH04229322A
JPH04229322A JP3125538A JP12553891A JPH04229322A JP H04229322 A JPH04229322 A JP H04229322A JP 3125538 A JP3125538 A JP 3125538A JP 12553891 A JP12553891 A JP 12553891A JP H04229322 A JPH04229322 A JP H04229322A
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JP3125538A
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English (en)
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Flavio Scarra
フラビオ・スカッラ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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Publication date
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
又はそれとアソシエートする周辺ユニット（ペリフェラ
ル）のセットのレジスタに又は他の物理データ記憶デバ
イスに属する任意の２個のレジスタのそれぞれに記憶さ
れた２個のビット間の論理（ブール）演算を行うための
新規な方法に関する。
【０００２】
【従来技術及びその問題点】一般にマイクロプロセッサ
は、形成されるビットが戻りかつそれらが存在する（永
続的に記憶される）それぞれのレジスタからそれらを読
みだすことにより一時的にトランスファーされる「アキ
ュムレータ」として知られる固定されたレジスタを意図
的に利用することにより、該マイクロプロセッサにアソ
シエートする全物理データ記憶リソースのある限定部分
に属するビット間の論理演算を行うことができる。これ
らのマイクロプロセッサシステムの欠点はマイクロプロ
セッサの物理データ記憶リソースから又はそれへの多数
のトランスファーを行う必要性に起因し、この事実は効
果的で迅速に複雑な論理ネットワークをシミュレートす
る可能性を強く制限する。
【０００３】
【発明の概要】これらの困難性を解決しかつマイクロプ
ロセッサの任意の２個のレジスタに記憶された任意の２
個のビット間の論理演算を行うことを許容する新規な方
法を見出した。この方法は全レジスタアドレス空間を利
用し、従ってこれらが例えば入力／出力（Ｉ／Ｏ）処理
マクロセルのレジスタ、外部周辺ユニットの処理用の特
別な専用回路ブロックのレジスタ等のマイクロプロセッ
サチップに物理的に集積されていようといまいと、マイ
クロプロセッサとアソシエートする周辺ユニットの利用
できるデータ記憶リソースだけでなくレジスタファイル
上でも演算することを許容する。
【０００４】本発明の方法は、それが効果的かつ迅速に
複雑な論理ネットワークをシミュレートできる真のブー
ルプロセッサであるかのように考えることを可能にする
ようにマイクロプロセッサの柔軟性を大きくする。本発
明方法は、マイクロプロセッサに属し及び／又はそれと
アソシエートする全ての物理データ記憶リソースの「ア
ドレス空間」中に完全な直交性を有する標準インストラ
クション（アセンブリ言語の）のセットを通してコント
ロールすることのできる限定数のステップにより実施で
きる。
【０００５】
【発明方法の説明】本発明方法は次のステップの少なく
とも１種又はそれらの任意の組み合わせから成ることに
より特徴付けられる。 １．第１のソースレジスタ（ｒｓ　）から第１のビット
（ｊ）を、第２のデスティネーションレジスタ（ｒｄ　
）から第２のビット（ｉ）を選択し、前記第１のビット
を前記第２のビットとともに論理ＸＯＲ中に位置させ、
そして前記デスティネーションレジスタ中に存在する他
のビットを変化させることなく前記第２のデスティネー
ションレジスタ中の前記第２のビットにより占有される
位置に生成するビットを書き込む。このステップは次の
インストラクションにより行うことができる。 ＢＸＯＲ　　ｒｄ　・ｉ，ｒｓ　・ｊ
【０００６】２．第１のソースレジスタから第１のビッ
ト（ｊ）を選択し、該第１のビットの相補ビットを発生
させ、第２のデスティネーションレジスタ（ｒｄ　）に
記憶されたビットから選択された第２のビット（ｉ）と
ともに前記第１のビットの相補ビットを論理ＸＯＲ中に
位置させ、前記デスティネーションレジスタ中に記憶さ
れている他のビットを変化させることなく前記第２のデ
スティネーションレジスタ中の前記第２のビットにより
占有される位置に生成するビットを書き込む。このステ
ップは次のインストラクションにより行うことができる
。 ＢＸＯＲ　　ｒｄ　・ｉ，！ｒｓ　・ｊ３．第１のソー
スレジスタ（ｒｓ　）から第１のビット（ｊ）を、第２
のデスティネーションレジスタ（ｒｄ　）から第２のビ
ット（ｉ）を選択し、前記第１のビットを前記第２のビ
ットとともに論理ＡＮＤ中に位置させ、そして前記デス
ティネーションレジスタ中に記憶された他のビットを変
化させることなく前記第２のデスティネーションレジス
タ中の前記第２のビットにより占有される位置に生成す
るビットを書き込む。このステップは次のインストラク
ションにより行うことができる。 ＢＡＮＤ　　ｒｄ　・ｉ，ｒｓ　・ｊ
【０００７】４．第１のソースレジスタ（ｒｓ　）から
第１のビット（ｊ）を、第２のデスティネーションレジ
スタ（ｒｄ　）から第２のビット（ｉ）を選択し、前記
第１のビットの相補ビットを発生させ、該相補ビットを
前記第２のビットとともに論理ＡＮＤに位置させ、そし
て前記デスティネーションレジスタ中に記憶された他の
ビットを変化させることなく前記第２のデスティネーシ
ョンレジスタ中の前記第２のビットにより占有される位
置に生成するビットを書き込む。このステップは次のイ
ンストラクションにより行うことができる。 ＢＡＮＤ　　ｒｄ　・ｉ，！ｒｓ　・ｊ５．第１のソー
スレジスタ（ｒｓ　）から第１のビット（ｊ）を、第２
のデスティネーションレジスタ（ｒｄ　）から第２のビ
ット（ｉ）を選択し、前記第１のビットを前記第２のビ
ットとともに論理ＯＲ中に位置させ、そして前記デステ
ィネーションレジスタ中に記憶された他のビットを変化
させることなく前記第２のデスティネーションレジスタ
中の前記第２のビットにより占有される位置に生成する
ビットを書き込む。この演算は次のインストラクション
により行うことができる。 ＢＯＲ　　ｒｄ　・ｉ，ｒｓ　・ｊ
【０００８】６．第１のソースレジスタ（ｒｓ　）から
第１のビット（ｊ）を、第２のデスティネーションレジ
スタ（ｒｄ　）から第２のビット（ｉ）を選択し、前記
第１のビットの相補ビットを発生させ、該相補ビットを
前記第２のビットとともに論理ＯＲに位置させ、そして
前記デスティネーションレジスタ中に記憶された他のビ
ットを変化させることなく前記第２のデスティネーショ
ンレジスタ中の前記第２のビットにより占有される位置
に生成するビットを書き込む。このステップは次のイン
ストラクションにより行うことができる。 ＢＯＲ　　ｒｄ　・ｉ，！ｒｓ　・ｊ ７．第１のソースレジスタ（ｒｓ　）から第１のビット
（ｊ）を選択し、そして第２のディスティネーションレ
ジスタ中に記憶された他のビットを変化させることなく
前記第２のデスティネーションレジスタ（ｒｄ　）中で
選択された第２のビット（ｉ）により占有される位置に
前記第１のビットを書き込む。この演算は次のインスト
ラクションにより行うことができる。 ＢＬＤ　　ｒｄ　・ｉ，ｒｓ　・ｊ
【０００９】８．第１のソースレジスタ（ｒｓ　）から
第１のビット（ｊ）を選択し、前記第１の選択されたビ
ットの相補ビットを発生させ、そして前記ディスティネ
ーションレジスタ中に記憶された他のビットを変化させ
ることなく前記第２のデスティネーションレジスタ（ｒ
ｄ　）中で選択された第２のビット（ｉ）により占有さ
れる位置に前記相補ビットを書き込む。このステップは
次のインストラクションにより行うことができる。 ＢＬＤ　　ｒｄ　・ｉ，！ｒｓ　・ｊ 上記ステップの許容された論理演算は基本的には次の通
りである。
【００１０】
【数１】
【００１１】ソース及びデスティネーションレジスタを
アドレスするために使用されるレジスタ指向テクニック
はもちろん、従来のマイクロプロセッサでこの目的で通
常使用される任意の既知のテクニックとすることができ
る。本発明方法は、任意の選択されたビットのセット／
リセット動作を行うためのハードウェアが一般に装着さ
れた従来の任意のマイクロプロセッサ中に存在するハー
ドウェアで実施することができる。実際には本発明は、
論理演算子（ＯＲ、ＡＮＤ又はＸＯＲ）のタイプの関数
として及びソースレジスタの選択されたビットの値の関
数としてデスティネーションレジスタの選択されたビッ
トに対しセット／リセット演算を行うことにより実施さ
れる。換言すると、上述のそれぞれソースレジスタとデ
スティネーションレジスタに属する任意の２個のビット
間の論理演算は論理演算子のタイプによりそしてソース
レジスタの選択されたビットの値により決定されるパラ
メータの関数としてデスティネーションレジスタ中の選
択されたビットを扱うことにより行われる。
【００１２】ビット演算 本発明方法によると、基本的な６種の標準インストラク
ションＢＳＥＴ、ＢＲＥＳ、ＢＣＰＬ、ＢＯＲ、ＢＡＮ
Ｄ及びＢＸＯＲは、最後の３種のインストラクションが
単一の演算子に関連する最初の３種のインストラクショ
ンと対照的に２種の演算子間のブール演算の実施を暗示
するにもかかわらず、次の幾分類似したフローにより全
てが実施される。最初の３種のインストラクションＢＳ
ＥＴ、ＢＲＥＳ及びＢＣＰＬは、対応するＯＰＣＯＤＥ
の第２のバイトの第４のビットが「０」に等しいため、
他の３種のインストラクションから区別できる。これら
最初の３種の演算（ＢＳＥＴ、ＢＲＥＳ及びＢＣＰＬ）
は、それにより修正されるべきビットを含むバイトと適
切な定数間の論理ＯＲ、ＡＮＤ又はＸＯＲ演算が行われ
る一般に使用されるバラメータ的なテクニックを通して
行われる。インストラクションのＯＰＣＯＤＥの第２の
バイトのビット５、６及び７を解読することにより、前
記定数は自動的に生ずる。選択された定数は常に７個の
「１」と１個の「０」により構成され、行われるべき演
算のタイプに応じて、例えばリセットが行われる場合は
その直接の形態で、又セットが行われる場合はその相補
形態で、ロードされる。
【００１３】第１の３種のインストラクションを実行す
る前記方法は、通常特別の困難性はなく、又それを暗示
するものでもない。対照的にいわゆるビットロード演算
（ＢＬＤ）だけでなく選択されたビット間の他の３種（
ＢＯＲ、ＢＡＮＤ及びＢＸＯＲ）のブール演算を行うた
めの既知の方法は、本明細書の従来技術の項で述べた欠
点を有している。任意の２種の選択されたビット（２種
の演算子）間の上述の３種のブール演算を実施するため
のインストラクションは、同じＯＰＣＯＤＥで表された
これらのインストラクションの第２のバイトの第４のビ
ットが「１」に等しく、最初の３種の演算は「０」に等
しいため、容易に認識できる。
【００１４】任意のソースレジスタの任意の選択された
ビットと任意のデスティネーションレジスタの任意の選
択されたビット間のＯＲ、ＡＮＤ及びＸＯＲ論理演算子
間から選択された演算子を含む総括演算子を実行するた
めの本発明方法によると、次の操作が次いで行われる。 第１に、上述の最初の３種の基本的なインストラクショ
ンＢＳＥＴ、ＢＲＥＳ及びＢＣＰＬを行うフローに類似
するフローに従うことにより、デスティネーションビッ
トとして選択されたビットへのセット／リセット演算が
行われ、生成する修正されたデータが次のスキームに従
って一時記憶レジスタにセーブされる。 −ＯＲ演算用セット演算 −ＡＮＤ演算用リセット演算 −ＸＯＲ演算用相補発生演算
【００１５】続いてソースレジスタでソースビットとし
て選択されたビットが、１対の標準インストラクション
ＦＯＲＣＥ　　ＴＥＳＴ及びＳＥＴ　　ＡＬＵ　　Ｃに
よりテストされ、これらは７個の「０」と１個の「１」
により形成される定数でＡＬＵがＡＮＤ演算を行いかつ
結果へのＺＥＲＯ　　ＴＥＳＴを実行することを許容す
る。このテストの結果はマイクロプロセッサのパラメー
タ評価回路により評価され、ＣＰＵが２個の可能なフロ
ー経路の１個を選択することに利用される。１個の経路
はデスティネーションレジスタに修正されたデータを記
憶し、他の経路はアクションを起こさないように導かれ
る。
【００１６】本発明方法を一連の特別な例を通して説明
する。 ＢＯＲ：データＦ０ｈの第３のビット（デスティネーシ
ョンバイト）とデータ０Ｆｈの第１のビット（ソースバ
イト）間で、 −デスティネーションデータＦ０ｈの第３のビットにセ
ット演算を行い、生成するデータを一時記憶レジスタに
Ｆ８Ｈとして記憶し、 −ソースデータ０Ｆｈのソースビット１にＺＥＲＯ　　
ＴＥＳＴを行い、−ソースビットへのＺＥＲＯ　　ＴＥ
ＳＴの結果が「１」に等しい場合は、修正されたデータ
Ｆ８ｈがデスティネーションレジスタにセーブされてＢ
ＯＲ演算が完了する。
【００１７】ＢＡＮＤ：データＦＦｈの第３のビット（
デスティネーションバイト）とデータ００ｈの第１のビ
ット（ソースバイト）間で、 −デスティネーションデータＦＦｈの第３のビットにリ
セット演算を行い、生成するデータを一時記憶レジスタ
にＦ７ｈとして記憶し、−ソースデータ００ｈのソース
ビット１にＺＥＲＯ　　ＴＥＳＴを行い、−ソースビッ
トへのＺＥＲＯ　　ＴＥＳＴの結果が「０」に等しい場
合は、修正されたデータＦ７ｈがデスティネーションレ
ジスタにセーブされてＢＡＮＤ演算が完了する。
【００１８】ＢＸＯＲ：データＦ０ｈの第３のビット（
デスティネーションバイト）とデータ０Ｆｈの第１のビ
ット（ソースバイト）間で、 −デスティネーションデータＦ０ｈの第３のビットの相
補ビットを発生させ、生成するデータを一時記憶レジス
タにＦ８ｈとして記憶し、 −ソースデータ０Ｆｈのソースビット１へのＺＥＲＯ　
　ＴＥＳＴを行い、 −ソースビットへのＺＥＲＯ　　ＴＥＳＴの結果が「１
」に等しい場合は、一時的に記憶され修正されたデータ
Ｆ８ｈがデスティネーションレジスタにセーブされてＢ
ＸＯＲ演算が完了する。 上記例から、一時記憶レジスタに位置する修正されたデ
ータのデスティネーションレジスタへのセーブは異なっ
た場合に起こらなければならないことが判り、つまりＢ
ＯＲ演算の及びＢＸＯＲ演算の実施でテストビット１が
「１」に等しい場合、及びＢＡＮＤ演算の実行でテスト
ビット１が「０」に等しい場合である。
【００１９】フローの複製、インストラクションの実行
の結果的な複雑さ及び実行時間の増加を回避するために
、ソースビットへのＺＥＲＯ　　ＴＥＳＴの結果はイン
ストラクションのＯＰＣＯＤＥの第３のバイトの第４の
ビットの関数として「逆転」してもよい。従ってＢＯＲ
又はＢＸＯＲインストラクションの実行では第３のバイ
トは「０」に等しい第４のビットを有することになり、
一方ＢＡＮＤインストラクションの実行ではＯＰＣＯＤ
Ｅの第３のバイトの第４のビットは「１」に等しくなる
。ＯＰＣＯＤＥの第３のバイトの第４のビットはインス
トラクションＳＥＴ　　ＡＬＵ　　Ｃが与えられるとき
は常にサンプルされる。この標準コマンドの特殊なコン
ストラクションは相補化されたソースビットとともにそ
れを実行する可能性を大きくし、実際にコードの第３の
バイトの第４のビットの相補ビットを発生させることで
十分である。
【００２０】ビットロード 本発明方法によると、第１にソースビットへのＺＥＲＯ
　　ＴＥＳＴが実行され続いてソースビットへ前もって
行われたＺＥＲＯ　　ＴＥＳＴの結果の関数として結果
を最終的にセーブする前にデスティネーションビットへ
のセット及びリセット演算が行われるときは、ソースビ
ットとデスティネーションビット間のこの演算は、ビッ
ト間の他の３種の演算用として続くアプローチと異なっ
たアプローチを通して都合良く行われることができる。 このテストは通常の標準インストラクション対ＦＯＲＣ
Ｅ　　ＴＥＳＴ及びＳＥＴ　　ＡＬＵ　　Ｃによりソー
スビットに行われる。該テストは、フローの条件設定を
行う結果を利用できるようにする前に２種のマイクロイ
ンストラクションが必要となるため、第１に行われる。
【００２１】この修正されたパラメータ的なテクニック
は、ＺＥＲＯ　　ＴＥＳＴのすぐ後に実際に行われるデ
スティネーションビットへのセット演算を直接行うこと
を許容する。セット演算の結果は一時記憶レジスタにセ
ーブされる。ソースビットへのＺＥＲＯ　　ＴＥＳＴが
「１」に等しい結果を与えたときは、デスティネーショ
ンビットへのリセット演算は不要で、その後一時記憶レ
ジスタに含まれる修正されたデータがデスティネーショ
ンレジスタにセーブされる。
【００２２】逆の場合、デスティネーションビットへの
リセット演算続いて適切な定数でＡＮＤ演算を行わなけ
ればならない。定数の選択とパラメータの予備設定は通
常の２種のインストラクションＦＯＲＣＥ　　ＴＥＳＴ
及びＳＥＴ　　ＡＬＵＣを通して都合良く行うことがで
き、これはＺＥＲＯ　　ＴＥＳＴを、つまり意図的に反
転された定数（７個の「０」と１個の「１」）でＡＮＤ
演算を行う。この方法ではデスティネーションビットへ
のリセットを実行する前に定数を反転させることで十分
であり、これは１対の標準インストラクションＦＯＲＣ
Ｅ　　ＴＥＳＴ及びＦＯＲＣＥ　　ＡＬＵ　　ＳＵＢに
より行われることができ、同時に与えられるとこれらは
直送形態（非反転）の定数の使用を許容する。生成する
データは最終的にはデスティネーションレジスタにセー
ブされてビットロード演算が完結する。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　マイクロプロセッサの又は該マイクロ
    プロセッサとアソシエートする内部及び／又は外部周辺
    ユニットのレジスタファイル又は他の任意のデータ記憶
    物理デバイスに属する任意の別個の２個のレジスタに記
    憶されたビットからそれぞれ選択された第１及び第２の
    ビット間の論理演算を行う方法において、該方法が、（
    ａ）第１のソースレジスタ（ｒｓ　）から第１のビット
    （ｊ）を、第２のデスティネーションレジスタ（ｒｄ　
    ）から第２のビット（ｉ）を選択し、前記第１のビット
    を前記第２のビットとともに論理ＸＯＲ中に位置させ、
    そして前記デスティネーションレジスタ中に存在する他
    のビットを変化させることなく前記第２のデスティネー
    ションレジスタ中の前記第２のビットにより占有される
    位置に生成するビットを書き込む、 （ｂ）　　第１のソースレジスタから第１のビット（ｊ
    ）を選択し、該第１のビットの相補ビットを発生させ、
    第２のデスティネーションレジスタ（ｒｄ　）に記憶さ
    れたビットから選択された第２のビット（ｉ）とともに
    前記第１のビットの相補ビットを論理ＸＯＲ中に位置さ
    せ、前記デスティネーションレジスタ中に記憶されてい
    る他のビットを変化させることなく前記第２のデスティ
    ネーションレジスタ中の前記第２のビットにより占有さ
    れる位置に生成するビットを書き込む 、（ｃ）　　第１のソースレジスタ（ｒｓ　）から第１
    のビット（ｊ）を、第２のデスティネーションレジスタ
    （ｒｄ　）から第２のビット（ｉ）を選択し、前記第１
    のビットを前記第２のビットとともに論理ＡＮＤ中に位
    置させ、そして前記デスティネーションレジスタ中に記
    憶された他のビットを変化させることなく前記第２のデ
    スティネーションレジスタ中の前記第２のビットにより
    占有される位置に生成するビットを書き込む、（ｄ）　
    　第１のソースレジスタ（ｒｓ　）から第１のビット（
    ｊ）を、第２のデスティネーションレジスタ（ｒｄ　）
    から第２のビット（ｉ）を選択し、前記第１のビットの
    相補ビットを発生させ、該相補ビットを前記第２のビッ
    トとともに論理ＡＮＤに位置させ、そして前記デスティ
    ネーションレジスタ中に記憶された他のビットを変化さ
    せることなく前記第２のデスティネーションレジスタ中
    の前記第２のビットにより占有される位置に生成するビ
    ットを書き込む、 （ｅ）　　第１のソースレジスタ（ｒｓ　）から第１の
    ビット（ｊ）を、第２のデスティネーションレジスタ（
    ｒｄ　）から第２のビット（ｉ）を選択し、前記第１の
    ビットを前記第２のビットとともに論理ＯＲ中に位置さ
    せ、そして前記デスティネーションレジスタ中に記憶さ
    れた他のビットを変化させることなく前記第２のデステ
    ィネーションレジスタ中の前記第２のビットにより占有
    される位置に生成するビットを書き込む、（ｆ）　　第
    １のソースレジスタ（ｒｓ　）から第１のビット（ｊ）
    を、第２のデスティネーションレジスタ（ｒｄ　）から
    第２のビット（ｉ）を選択し、前記第１のビットの相補
    ビットを発生させ、該相補ビットを前記第２のビットと
    ともに論理ＯＲに位置させ、そして前記デスティネーシ
    ョンレジスタ中に記憶された他のビットを変化させるこ
    となく前記第２のデスティネーションレジスタ中の前記
    第２のビットにより占有される位置に生成するビットを
    書き込む、 （ｇ）　　第１のソースレジスタ（ｒｓ　）から第１の
    ビット（ｊ）を選択し、そして第２のディスティネーシ
    ョンレジスタ中に記憶された他のビットを変化させるこ
    となく前記第２のデスティネーションレジスタ（ｒｄ　
    ）中で選択された第２のビット（ｉ）により占有される
    位置に前記第１のビットを書き込む、 （ｈ）　　第１のソースレジスタ（ｒｓ　）から第１の
    ビット（ｊ）を選択し、前記第１の選択されたビットの
    相補ビットを発生させ、そして第２のディスティネーシ
    ョンレジスタ中に記憶された他のビットを変化させるこ
    となく前記デスティネーションレジスタ（ｒｄ　）中で
    選択された第２のビット（ｉ）により占有される位置に
    前記相補ビットを書き込む、 上記各ステップの少なくとも１種又はそれらの組み合わ
    せを含んで成ることを特徴とする方法。
  2. 【請求項２】　　前記ステップ（ａ）（ｂ）（ｃ）（ｄ
    ）（ｅ）及び（ｆ）が、 −論理演算の演算子のタイプの関数して前記デスティネ
    ーションレジスタに記憶されたデータの選択されたビッ
    トへのセット又はリセット演算を行い、かつ生成する修
    正されたデータを一時記憶レジスタに記憶し、−ソース
    レジスタの選択されたビットへＺＥＲＯ　　ＴＥＳＴを
    行い、 −前記一時記憶レジスタに記憶された前記修正データを
    前記ＺＥＲＯ　　ＴＥＳＴの結果の関数として前記デス
    ティネーションレジスタにセーブし、これにより前記ソ
    ース及びデスティネーションレジスタのいずれかにある
    任意の他のビットを変化させることなく選択されたビッ
    ト間の論理演算を完結する、ことを含んで成る請求項１
    に記載の方法。
  3. 【請求項３】　　前記ステップ（ｇ）及び（ｈ）のそれ
    ぞれが、 −前記ソースレジスタの前記選択されたビットへのＺＥ
    ＲＯ　　ＴＥＳＴを実行し、 −前記デスティネーションレジスタに記憶されたデータ
    の選択されたビットへセット演算を行い、一時記憶レジ
    スタ中に修正されたデータを記憶し、 −ソースレジスタの選択されたビットへ行われるＺＥＲ
    Ｏ　　ＴＥＳＴの結果の関数として、前記一時記憶レジ
    スタにセーブされた前記修正データの同じ選択されたビ
    ットへリセット演算を行い、 −最後に前記ソース及びデスティネーションレジスタに
    記憶された他の任意のビットに影響を与えることなく、
    ビットロード演算を完結するために前記デスティネーシ
    ョンレジスタに前記一時記憶レジスタに記憶された操作
    されたデータをセーブする、ことを含んで成る請求項１
    に記載の方法。
  4. 【請求項４】　　ソースレジスタに記憶されたビットか
    ら選択される第１のビットと前記ソースレジスタと異な
    ったデスティネーションレジスタに記憶されたビットか
    ら選択された第２のビット間に論理演算を行うための、
    マイクロプロセッサとアソシエートする複数のレジスタ
    を有する該マイクロプロセッサのデータを操作する方法
    であって、デスティネーションレジスタの選択されたビ
    ットへセット／リセット演算を行い、一時記憶レジスタ
    中の前記デスティネーションレジスタの修正されたデー
    タを記憶し、最後に前記レジスタ中に一時的に記憶され
    た修正されたデータを前記デスティネーションレジスタ
    にセーブする、各ステップを含んで成り、各ステップが
    、いずれかのレジスタの他の任意のビットに影響を与え
    ることなく、前記選択されたビット間の前記論理演算に
    含まれる論理演算子のタイプによりそしてソースレジス
    タの前記選択されたビットの値により決定されるパラメ
    ータの関数を使用して行われる方法。
JP3125538A 1990-04-26 1991-04-26 任意の２個のレジスタの任意の２個のビット間のブール演算を行う方法 Pending JPH04229322A (ja)

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