JPH04229721A - ディジタル計数回路 - Google Patents
ディジタル計数回路Info
- Publication number
- JPH04229721A JPH04229721A JP3128712A JP12871291A JPH04229721A JP H04229721 A JPH04229721 A JP H04229721A JP 3128712 A JP3128712 A JP 3128712A JP 12871291 A JP12871291 A JP 12871291A JP H04229721 A JPH04229721 A JP H04229721A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- counter
- counting circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/12—Output circuits with parallel read-out
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/62—Performing operations exclusively by counting total number of pulses ; Multiplication, division or derived operations using combined denominational and incremental processing by counters, i.e. without column shift
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルカウンタを
使用してディジタル信号を評価するためのディジタル計
数回路に関する。
使用してディジタル信号を評価するためのディジタル計
数回路に関する。
【０００２】
【従来の技術】ディジタルカウンタはたとえばウー．テ
ィーツェ（Ｕ．Ｔｉｅｔｚｅ） およびツェーハー．
シェンク（Ｃｈ．Ｓｃｈｅｎｋ） 著“半導体回路技術
”第６版、スプリンガー出版、ベルリン、第２４７頁以
降から知られている。これらのディジタルカウンタは通
常、フリップフロップ回路により実現される周波数分割
の原理に従って動作する。 その際にカウンタの各２進出力はカウンタ入力端に与え
られるディジタル信号の周波数に対して固定した分割比
で生ずる。最下位の２進桁の周波数は、公知のカウンタ
では、そのパルスがカウンタされるディジタル入力信号
の周波数の半分の大きさである。計数範囲を高めるため
には、それぞれより多くの２進桁を有するカウンタに拠
らなければならない。
ィーツェ（Ｕ．Ｔｉｅｔｚｅ） およびツェーハー．
シェンク（Ｃｈ．Ｓｃｈｅｎｋ） 著“半導体回路技術
”第６版、スプリンガー出版、ベルリン、第２４７頁以
降から知られている。これらのディジタルカウンタは通
常、フリップフロップ回路により実現される周波数分割
の原理に従って動作する。 その際にカウンタの各２進出力はカウンタ入力端に与え
られるディジタル信号の周波数に対して固定した分割比
で生ずる。最下位の２進桁の周波数は、公知のカウンタ
では、そのパルスがカウンタされるディジタル入力信号
の周波数の半分の大きさである。計数範囲を高めるため
には、それぞれより多くの２進桁を有するカウンタに拠
らなければならない。
【０００３】
【発明が解決しようとする課題】本発明の課題は、所与
のカウンタの計数範囲を高めるディジタル計数回路を提
供することである。
のカウンタの計数範囲を高めるディジタル計数回路を提
供することである。
【０００４】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、カウンタの入力端に与えられて
いるディジタル信号が、別の２進桁を表す出力信号とし
てカウンタの出力信号に加えて使用される。
め、本発明においては、カウンタの入力端に与えられて
いるディジタル信号が、別の２進桁を表す出力信号とし
てカウンタの出力信号に加えて使用される。
【０００５】本発明の有利な構成は請求項２以下に述べ
られている。
られている。
【０００６】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【０００７】図１には、３つのＤフリップフロップＦ１
、Ｆ２、Ｆ３、２つのインバータＩ１、Ｉ２、１つのカ
ウンタＺおよび１つのレジスタＲから成るディジタル計
数回路が示されている。互いに接続されている構成部分
の信号流れ方向はそれぞれ矢印により示されている。
、Ｆ２、Ｆ３、２つのインバータＩ１、Ｉ２、１つのカ
ウンタＺおよび１つのレジスタＲから成るディジタル計
数回路が示されている。互いに接続されている構成部分
の信号流れ方向はそれぞれ矢印により示されている。
【０００８】第１のフリップフロップＦ１の入力端Ｄに
は、特定の時間の間のパルスを計数されるべきディジタ
ル信号Ｓが与えられる。その際にディジタル信号Ｓは１
：１のパルス‐休止比を有するべきである。第１のフリ
ップフロップＦ１のクロック入力端ＣＬＫおよび第２の
フリップフロップＦ２のクロック入力端ＣＬＫには第１
のクロック信号Ｃが与えられる。第１のクロック信号Ｃ
はディジタル信号Ｓに関してサンプリング定理を満足し
ている。すなわち第１のクロック信号Ｃの周波数はディ
ジタル信号Ｓの最大周波数の２倍よりも大きい。直列に
接続されている両Ｄフリップフロップおよび第１のクロ
ック信号Ｃにより、第２のフリップフロップＦ２の出力
端にディジタル信号Ｓが同期化された信号ＳＳ として
生ずること、すなわち同期信号ＳＳ の正の側縁が第１
のクロック信号Ｃの正の側縁に対して固定的な関係を有
することが達成される。
は、特定の時間の間のパルスを計数されるべきディジタ
ル信号Ｓが与えられる。その際にディジタル信号Ｓは１
：１のパルス‐休止比を有するべきである。第１のフリ
ップフロップＦ１のクロック入力端ＣＬＫおよび第２の
フリップフロップＦ２のクロック入力端ＣＬＫには第１
のクロック信号Ｃが与えられる。第１のクロック信号Ｃ
はディジタル信号Ｓに関してサンプリング定理を満足し
ている。すなわち第１のクロック信号Ｃの周波数はディ
ジタル信号Ｓの最大周波数の２倍よりも大きい。直列に
接続されている両Ｄフリップフロップおよび第１のクロ
ック信号Ｃにより、第２のフリップフロップＦ２の出力
端にディジタル信号Ｓが同期化された信号ＳＳ として
生ずること、すなわち同期信号ＳＳ の正の側縁が第１
のクロック信号Ｃの正の側縁に対して固定的な関係を有
することが達成される。
【０００９】第２のフリップフロップＦ２の出力端Ｑに
おける同期信号ＳＳはインバータＩ１により反転され、
また反転された同期信号ＳＳ としてカウンタ入力端Ｚ
Ｅに与えられる。図示されている実施例ではインバータ
Ｉ１により、カウンタＺの出力信号Ｎが正しい時点でレ
ジスタＲに与えられるように、同期化された信号ＳＳ
の伝播時間遅延が達成される。カウンタＺはＮ２進桁の
精度を有し、その際に最下位の２進桁、すなわち第Ｎの
２進桁は同期信号ＳＳ の半分の周波数に相当する。従
って、計数範囲を高めるために、同期信号ＳＳ はカウ
ンタの第Ｎ＋１の２進桁として使用される。いまの実施
例では、そのために、反転された同期信号ＳＳ が別の
インバータＩ２により反転される。しかし、反転はたと
えばソフトウェアによっても行うことができる。こうし
て計数信号としてカウンタのＮ出力信号が、また第Ｎ＋
１の信号として同期信号ＳＳ が使用され、その際に第
Ｎ＋１の信号はいまや最下位の２進桁を表す。
おける同期信号ＳＳはインバータＩ１により反転され、
また反転された同期信号ＳＳ としてカウンタ入力端Ｚ
Ｅに与えられる。図示されている実施例ではインバータ
Ｉ１により、カウンタＺの出力信号Ｎが正しい時点でレ
ジスタＲに与えられるように、同期化された信号ＳＳ
の伝播時間遅延が達成される。カウンタＺはＮ２進桁の
精度を有し、その際に最下位の２進桁、すなわち第Ｎの
２進桁は同期信号ＳＳ の半分の周波数に相当する。従
って、計数範囲を高めるために、同期信号ＳＳ はカウ
ンタの第Ｎ＋１の２進桁として使用される。いまの実施
例では、そのために、反転された同期信号ＳＳ が別の
インバータＩ２により反転される。しかし、反転はたと
えばソフトウェアによっても行うことができる。こうし
て計数信号としてカウンタのＮ出力信号が、また第Ｎ＋
１の信号として同期信号ＳＳ が使用され、その際に第
Ｎ＋１の信号はいまや最下位の２進桁を表す。
【００１０】カウンタ出力信号Ｎ、Ｎ＋１は実施例では
、カウンタ状態を予め定め得る時点で受け入れるデータ
レジスタＲに与えられる。準安定状態を回避するため、
データレジスタＲは同期クロック信号ＴＳ によりクロ
ックされ、その際に同期クロック信号ＴＳ はクロック
信号Ｔから第３のフリップフロップＦ３を介しての第１
のクロック信号Ｃとの同期化により得られる。
、カウンタ状態を予め定め得る時点で受け入れるデータ
レジスタＲに与えられる。準安定状態を回避するため、
データレジスタＲは同期クロック信号ＴＳ によりクロ
ックされ、その際に同期クロック信号ＴＳ はクロック
信号Ｔから第３のフリップフロップＦ３を介しての第１
のクロック信号Ｃとの同期化により得られる。
【００１１】図２ないし７には、計数回路の動作を説明
するためのパルスダイアグラムが示されている。図７に
は、パルスダイアグラムの時間関係が示されている。図
１中のカウンタ入力端ＺＥに与えられる反転された同期
化された信号ＳＳ のパルスダイアグラムは図２に示さ
れている。図１中に示されているカウンタＺは３つの２
進出力端Ｑ１、Ｑ２、Ｑ３を有するものと仮定される。 これらの３つの２進のカウンタ出力端Ｑ１、Ｑ２、Ｑ３
のパルスダイアグラムは図４、５および６に示されてい
る。最上位の２進桁はカウンタ出力端Ｑ３で、また最下
位の２進桁はカウンタ出力端Ｑ１で取り出し可能である
。このカウンタによっては２３ の異なる出力状態しか
得られない。すなわち２進数で８までしか計数され得な
い。いま、図３に示されているように、同期化された信
号ＳＳ が最下位の２進出力信号Ｑ０としてカウンタ出
力信号Ｑ１、Ｑ２、Ｑ３に追加されると、４つの２進出
力信号が得られるので、２４ の計数範囲が達成される
。
するためのパルスダイアグラムが示されている。図７に
は、パルスダイアグラムの時間関係が示されている。図
１中のカウンタ入力端ＺＥに与えられる反転された同期
化された信号ＳＳ のパルスダイアグラムは図２に示さ
れている。図１中に示されているカウンタＺは３つの２
進出力端Ｑ１、Ｑ２、Ｑ３を有するものと仮定される。 これらの３つの２進のカウンタ出力端Ｑ１、Ｑ２、Ｑ３
のパルスダイアグラムは図４、５および６に示されてい
る。最上位の２進桁はカウンタ出力端Ｑ３で、また最下
位の２進桁はカウンタ出力端Ｑ１で取り出し可能である
。このカウンタによっては２３ の異なる出力状態しか
得られない。すなわち２進数で８までしか計数され得な
い。いま、図３に示されているように、同期化された信
号ＳＳ が最下位の２進出力信号Ｑ０としてカウンタ出
力信号Ｑ１、Ｑ２、Ｑ３に追加されると、４つの２進出
力信号が得られるので、２４ の計数範囲が達成される
。
【００１２】２進信号Ｑ０、Ｑ１、Ｑ２、Ｑ３が予め定
められた同期化されたクロック信号ＴＳ でレジスタＲ
に受け入れられると、図７に２進数および１６進数で示
されているレジスタ内容ＲＩが生ずる。
められた同期化されたクロック信号ＴＳ でレジスタＲ
に受け入れられると、図７に２進数および１６進数で示
されているレジスタ内容ＲＩが生ずる。
【図１】本発明の実施例の接続図である。
【図２】反転された同期化された信号ＳＳ のパルスダ
イアグラムである。
イアグラムである。
【図３】同期化された信号ＳＳ のパルスダイアグラム
である。
である。
【図４】カウンタ出力端Ｑ１のパルスダイアグラムであ
る。
る。
【図５】カウンタ出力端Ｑ２のパルスダイアグラムであ
る。
る。
【図６】カウンタ出力端Ｑ３のパルスダイアグラムであ
る。
る。
【図７】計数レジスタの内容ＲＩのダイアグラムである
。
。
Ｃ クロック信号Ｆ１〜Ｆ３
ＤフリップフロップＩ１、Ｉ２ インバー
タ Ｒ レジスタ Ｓ ディジタル信号Ｔ
クロック信号Ｚ
カウンタ
ＤフリップフロップＩ１、Ｉ２ インバー
タ Ｒ レジスタ Ｓ ディジタル信号Ｔ
クロック信号Ｚ
カウンタ
Claims (6)
- 【請求項１】 ディジタルカウンタ（Ｚ）を有するデ
ィジタル信号（ＳＳ ）評価のためのディジタル計数回
路において、カウンタ（Ｚ）の入力端（ＺＥ）に与えら
れているディジタル信号（ＳＳ ）が、別の２進桁を表
す出力信号（Ｎ＋１）としてカウンタ（Ｚ）の出力信号
（Ｎ）に加えて使用されることを特徴とするディジタル
計数回路。 - 【請求項２】 ディジタル信号（ＳＳ ）が第１のク
ロック信号（Ｃ）へのディジタル周波数信号（Ｓ）の同
期化により得られることを特徴とする請求項１記載のデ
ィジタル計数回路。 - 【請求項３】 ディジタル周波数信号（Ｓ）が、ディ
ジタル周波数信号（Ｓ）に関してサンプリング定理を満
足する第１のクロック信号（Ｃ）をクロック入力端（Ｃ
ＬＫ）に供給される、直列に接続された２つのＤフリッ
プフロップ（Ｆ１、Ｆ２）により同期化されることを特
徴とする請求項２記載のディジタル計数回路。 - 【請求項４】 カウンタ出力信号（Ｎ、Ｎ＋１）がデ
ータレジスタ（Ｒ）のなかに受け入れられることを特徴
とする請求項１ないし３の１つに記載のディジタル計数
回路。 - 【請求項５】 データレジスタ（Ｒ）が、第１のクロ
ック信号（Ｃ）に関して同期化されたクロック信号（Ｔ
Ｓ ）によりクロックされることを特徴とする請求項４
記載のディジタル計数回路。 - 【請求項６】 付加の出力信号（Ｎ＋１）が反転され
ることを特徴とする請求項１ないし５の１つに記載のデ
ィジタル計数回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90108326A EP0454882A1 (de) | 1990-05-02 | 1990-05-02 | Digitale Zählschaltung |
| AT90108326.1 | 1990-05-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04229721A true JPH04229721A (ja) | 1992-08-19 |
Family
ID=8203944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128712A Withdrawn JPH04229721A (ja) | 1990-05-02 | 1991-05-01 | ディジタル計数回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5204885A (ja) |
| EP (1) | EP0454882A1 (ja) |
| JP (1) | JPH04229721A (ja) |
| BR (1) | BR9101742A (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2404696C3 (de) * | 1974-02-01 | 1978-03-23 | Messerschmitt-Boelkow-Blohm Gmbh, 8000 Muenchen | Schaltungsanordnung, insbesondere zur Linearisierung der nach einem Wurzelgesetz verlaufenden Kennlinie eines digitalen Meßwertgebers |
| JPS52122733A (en) * | 1976-04-07 | 1977-10-15 | Toshiba Corp | Pulse line converter |
| FR2492563B1 (fr) * | 1980-10-20 | 1986-08-14 | Dassault Electronique | Dispositif pour le comptage d'impulsions de frequence elevee |
| JPS63149730A (ja) * | 1986-12-15 | 1988-06-22 | Mitsubishi Electric Corp | インクリメンタ |
| US5020082A (en) * | 1988-06-15 | 1991-05-28 | Seiko Epson Corporation | Asynchronous counter |
| FR2639490B1 (fr) * | 1988-11-23 | 1992-06-12 | Crouzet Sa | Compteur d'impulsions d'horloge a frequence elevee |
| US5029191A (en) * | 1990-01-29 | 1991-07-02 | Allied-Signal Inc. | Binary counter with resolution doubling |
-
1990
- 1990-05-02 EP EP90108326A patent/EP0454882A1/de not_active Withdrawn
-
1991
- 1991-04-30 BR BR919101742A patent/BR9101742A/pt unknown
- 1991-04-30 US US07/693,667 patent/US5204885A/en not_active Expired - Fee Related
- 1991-05-01 JP JP3128712A patent/JPH04229721A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5204885A (en) | 1993-04-20 |
| EP0454882A1 (de) | 1991-11-06 |
| BR9101742A (pt) | 1991-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5087828A (en) | Timing circuit for single line serial data | |
| JPH0629793A (ja) | 同期ディジタル論理回路 | |
| JPH0220173B2 (ja) | ||
| JP3467975B2 (ja) | 位相検出回路 | |
| JP3114215B2 (ja) | クロック周波２逓倍器 | |
| KR900004188B1 (ko) | 잡음펄스 억제회로 | |
| JPH10145197A (ja) | 入力信号読み取り回路 | |
| US6950375B2 (en) | Multi-phase clock time stamping | |
| US6999542B1 (en) | Data ready indicator between different clock domains | |
| JP3649874B2 (ja) | 分周回路 | |
| JPH04229721A (ja) | ディジタル計数回路 | |
| KR0184153B1 (ko) | 주파수 분주 회로 | |
| JP3662411B2 (ja) | トリガ回路 | |
| JP2712725B2 (ja) | 並列ディジタル信号のラッチ装置 | |
| KR920006931Y1 (ko) | 홀수분주회로 | |
| JPH04239819A (ja) | 同期式カウンタ | |
| JPH05259895A (ja) | 奇数分周器 | |
| JP3074953B2 (ja) | ピーク検出回路 | |
| US6668298B1 (en) | Shifting an input signal from a high-speed domain to a lower-speed domain | |
| JP2547723B2 (ja) | 分周回路 | |
| JPS60220871A (ja) | 位相差検出装置 | |
| JPS62296636A (ja) | 位相選択可能なフリップ・フロップ | |
| JPH0222567A (ja) | デューティ検出回路 | |
| JPH05113467A (ja) | エツジ発生回路 | |
| JPS642247B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |