JPH04230112A - アダプティブ・フィルタによる未知システム近似の方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は未知系を同定する際に用
いられるアダプティブ・フィルタに関する。このような
アダプティブ・フィルタは、２線／４線変換部で生じる
エコーを除去するためのエコー・キャンセラ、伝送路上
で受ける符号間干渉を除去するための等化器、音響入力
用のマイクロホンに漏れ込むノイズを除去するためのノ
イズ・キャンセラ、スピーカからマイクロホンに至る音
響結合によって生じるハウリングを除去するためのハウ
リング・キャンセラ等に応用されている。 【０００２】 【従来の技術】通常、アダプティブ・フィルタによる未
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差（
以下、これを誤差信号と呼ぶ）を用いてアダプティブ・
フィルタの係数を更新することによって行なわれる。 このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られている
（アダプティブ・シグナル・プロセシング、（Ａｄａｐ
ｔｉｖｅ　　Ｓｉｇｎａｌ　　Ｐｒｏｃｅｓｓｉｎｇ）
，プレンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈａｌ
ｌ），１９８５；以下、「文献１」）。これらの応用に
おけるアダプティブ・フィルタの基本動作はほとんど同
じなので、ここではエコー・キャンセラを例にとって従
来の技術について説明する。 【０００３】エコー・キャンセラはエコーのインパルス
応答を近似する伝送関数を持つ適応（アダプティブ）・
フィルタを用いて、２線／４線変換回路の４線側にて送
信回路から受診回路に漏れ込むエコーに対応した近似エ
コー（エコー・レプリカ）を生成することにより、受診
回路に混入して受診信号に妨害を与えるエコーを抑圧す
るように動作する。すなわち、２線／４線変換回路の４
線側にて送信回路から受診回路に至る経路が、エコー・
キャンセラにおいてアダプティブ・フィルタで同定しよ
うとする未知系に相当する。このとき、アダプティブ・
フィルタの各タップ係数は、エコーと受診信号が混在し
た混在信号からエコー・レプリカを差し引いた差信号と
送信信号との相関をとることにより逐次修正される。こ
のようなアダプティブ・フィルタの係数修正すなわちエ
コー・キャンセラの収束アルゴリズムの代表的なものと
してＬＭＳアルゴリズム（ＬＭＳ　　ＡＬＧＯＲＩＴＨ
Ｍ；「文献２」）とラーニング・アイデンティフィケー
ション・メソッド（ＬＥＡＲＮＩＮＧ　　ＩＤＥＮＴＩ
ＦＩＣＡＴＩＯＮ　　ＭＥＴＨＯＤ；ＬＩＭ）（アイイ
ーイーイー・トランザクションズ・オン・オートマティ
ック・コントロール（ＩＥＥＥ　　ＴＲＡＮＳＡＣＴＩ
ＯＮＳ　ＯＮ　　ＡＵＴＯＭＡＴＩＣ　　ＣＯＮＴＲＯ
Ｌ）１２巻３号、１９６７年、２８２−２８７ページ参
照；以下、「文献３」）が知られている。 【０００４】図７は、従来のエコー・キャンセラの一構
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅｋ　は減算器３においてエコー・レ
プリカｅｋ　を減算された後、出力端子４に供給される
。一方、入力端子１に供給された送信信号はアダプティ
ブ・フィルタの第１タップ回路７０１　にも供給される
。第１タップ回路７０１　の第１の出力は隣接する第２
タップ回路７０２　に伝達される。第１タップ回路７０
１　の第２の出力は加算器１２に供給される。第２タッ
プ回路７０２　は第１タップ回路７０１　から受けた信
号から生成した第１の出力を第３タップ回路７０３　へ
、第２の出力を加算器１２へ伝達する。同様に、第ｉタ
ップ回路７０ｉ　は第（ｉ−１）タップ回路７０ｉ−１
　から受けた信号から生成した第１の出力を第（ｉ＋１
）タップ回路７０ｉ＋１　へ、第２の出力を加算器１２
へ伝達する。但し、ｉは２≦ｉ≦Ｎ−１を満たす整数で
、Ｎはアダプティブ・フィルタのタップ数を表す。第１
タップ回路７０１　は入力端子１から受けた信号から生
成した第１の出力を第２タップ回路７０２　へ、第２の
出力を加算器１２ヘ伝達する。第Ｎタップ回路７０Ｎ　
は第（Ｎ−１）タップ回路７０Ｎ−１　から受けた信号
から生成した第２の出力を加算器１２へ伝達する。加算
器１２は第ｉタップ回路７０ｉ　（１≦ｉ≦Ｎ）から供
給された第２の出力を全て加算し、エコー・レプリカｅ
ｋ　として減算器３へ供給する。　【０００５】第ｉタ
ップ回路７０ｉ　には減算器３の出力である差信号及び
定数μ１　が供給されている。ここにμ１　はステップ
・サイズと呼ばれ、係数更新に深く関与する。図８に第
ｉタップ回路７０ｉ　（１≦ｉ≦Ｎ）のブロック図を示
す。但し、ｉ＝１の場合は遅延素子８１を有しない。ま
た、ｉ＝Ｎの場合は出力８０４は用いない。 入力信号８００は入力端子１又は第（ｉ−１）タップ回
路７０ｉ−１　から伝達された信号、出力信号８０４は
第（ｉ＋１）タップ回路へ伝達される信号、入力信号８
０１は減算器３の出力である差信号、出力信号８０３は
加算器１２へ供給される信号、入力信号８０２はステッ
プ・サイズμ１　である。入力信号８００は遅延素子８
１に供給されて１サンプル周期遅延された後、出力信号
８０４となって第（ｉ＋１）タップ回路へ供給されると
同時に係数発生回路８２及び乗算器８３へ伝達される。 係数発生回路８２には差信号である入力信号８０１及び
ステップ・サイズμ１　である入力信号８０２も供給さ
れている。係数発生回路８２はこれらの入力信号を用い
て発生した係数値を乗算器８３に供給する。乗算器８３
は、係数発生回路８２からの信号と遅延素子８１からの
信号を乗算し、結果を出力信号８０３として出力する。 【０００６】図９に係数発生回路８２の、ＬＭＳアルゴ
リズムを想定したブロック図を示す。入力信号９５は図
８の遅延素子８１の出力信号、入力信号８０１は差信号
、入力信号８０２はステップ・サイズμ１　、出力信号
９６は係数値である。入力信号９５と入力信号８０１は
乗算器９１で乗算され、エコー・キャンセラの送信信号
と差信号の相関が求められる。乗算器９１の出力は乗算
器９２でステップ・サイズμ１　倍され加算器９３に供
給される。加算器９３では乗算器９２の出力と帰還され
た遅延素子９４の出力を加算し、遅延素子９４に供給す
る。係数値である遅延素子９４の出力は、１クロック毎
に出力信号９６として出力される。 【０００７】いま、送信信号をｘｋ　（但し、ｋ　は時
刻を示す指標）、エコーをｅｋ　、ｅｋ　が受ける付加
ノイズをδｋ　とする。一般にエコー・キャンセラは受
信信号がなくエコーｅｋ　だけが存在するシングルトー
ク時だけ適応動作を行なうことを考慮すると、減算器３
に供給される信号ｕｋ　はエコー及び付加ノイズから構
成され、次式で表される。 　　　　　　　　ｕｋ　＝ｅｋ　＋δｋ　………………
………………………………………（１）エコー・キャン
セラの目的は、式（１）におけるエコーｅｋ　のレプリ
カｅｋ　を生成し、これを用いてエコーを消去すること
である。減算器３の出力信号である差信号ｄｋ　は、一
般にδｋ　がｅｋ　−ｅｋ　に比較して十分小さいこと
を考慮すると、次式で表される。 　　　　　　　　ｄｋ　＝ｅｋ　−ｅｋ　………………
………………………………………（２）式（２）におい
て、（ｅｋ　−ｅｋ　）は残留エコーと呼ばれる。ＬＭ
Ｓアルゴリズムでは、アダプティブ・フィルタのｍ番目
の係数ｃｍ，ｋ　を次式に従って更新する。 　　　　　　　　ｃｍ，ｋ　＝ｃｍ，ｋ−１　＋μ１　
・ｄｋ　・ｘｋ−ｍ−１　…………………………（３）
Ｎ個の係数全てに関する式（３）を行列形式で表せば、
　　　　　　　　ｃｋ　＝ｃｋ−１　＋μ１　・ｄｋ　
・ｘｋ−１　…………………………………（４）となる
。ここに、ベクトルｃｋ　とベクトルｘｋ　はそれぞれ
次式で与えられる。 　　　　　　　　ｃｋ　＝［ｃ０，ｋ　ｃ１，ｋ　……
…ｃｎ−１，ｋ　］Ｔ　…………………………（５）　
　　　　　　　ｘｋ　＝［ｘｋ　ｘｋ−１　………ｘｋ
−Ｎ＋１　］Ｔ　……………………………（６）一方、
ＬＩＭでは式（４）の代りに、式（７）に従って係数の
更新が行なわれる。 　　　　　　　　ｃｋ　＝ｃｋ−１　＋（α／Ｎσｘ２
　）・ｄｋ　・ｘｋ−１　…………………（７）αは、
ＬＩＭに対するステップ・サイズ、σｘ２　はアダプテ
ィブ・フィルタに入力される平均電力である。σｘ２　
はステップ・サイズαの値を前記平均電力に反比例させ
、安定な収束を行なわせるために用いられる。σｘ２　
を求めるためにはいくつかの方法があるが、例えば式（
８）によって求めることができる。 【０００８】 【数１】 【０００９】式（４）と式（７）におけるステップ・サ
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合は、μ
１　が大きいほど収束は速くなるが、残留エコー・レベ
ルは大きくなる。反対に、十分小さい残留エコー・レベ
ルを達成するためには、それに見合った小さいμ１　を
採用する必要があり、収束速度の低下を招く。ＬＩＭの
ステップ・サイズαについても、同様である。 【００１０】未知系の同定において、同定しようとする
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄になる
。この問題を解決し、長い平坦遅延を含むインパルス応
答に対しても、効率的にシステム同定を行なう方法が、
「昭和５９年電子通信学会通信部門全国大会予稿集、Ｎ
ｏ．５９５」（以下、「文献４」）に記載されている。 この方法は、平坦遅延と実質的な波形応答から成るイン
パルス応答に対して実質的な波形応答に対応する位置の
係数だけをフィルタ出力計算に用いて、演算量を減らし
ている。以下、文献４に記載された方法について簡単に
説明する。 【００１１】図１０は、文献４に記載されたエコー・キ
ャンセラを示したブロック図である。図７に示したエコ
ー・キャンセラとの相違点は、図７が各タップ回路１０
０１　，１００２　，………，１００Ｎ　から出て制御
回路１０１を経た後、各タップ回路１００１　，１００
２　，………，１００Ｎ　に戻る閉回路を有する点及び
各タップ回路７０１　，７０２　，………，７０Ｎ　と
各タップ回路１００１　，１００２　，………，１００
Ｎ　の構成である。制御回路１０１は、各タップ回路１
００１　，１００２　，………，１００Ｎ　から得た係
数値を用いて、どの係数に対する演算を停止するかを決
定し、その情報を制御信号として各タップ回路１００１
　，１００２　，………，１００Ｎ　に供給する。制御
回路１０１から供給された信号により各タップ回路１０
０１　，１００２　，………，１００Ｎ　は不要な係数
に対する演算を停止する。 【００１２】図１１に、タップ回路１００ｉ　のブロッ
ク図を示す。図８に示したタップ回路７０ｉ　との違い
は、入力信号８０１がセレクタ１１０を介して係数発生
回路８２に供給されている点及び係数発生回路８２で発
生された係数がセレクタ１１１を介して乗算器８３に供
給されている点である。セレクタ１１１は係数発生回路
８２の出力又は零を選択して乗算器８３に供給する。セ
レクタ１１０は入力信号８０１又は零を選択して係数発
生回路８２に供給する。セレクタ１１０，１１１は共に
制御回路１０１から各タップ係数に供給される制御信号
１１５によって、零を選択する。従って、セレクタ１１
０が零を選択したときには係数発生回路８２へ供給され
る信号が、セレクタ１１１が零を選択したときには乗算
器８３における被乗数が零になり、係数更新量及び対応
するタップ回路出力は零となる。セレクタ１１０，１１
１は制御信号１１５が０のときに零を選択して出力する
。次に制御回路１０１について説明する。 【００１３】図１２は、制御回路１０１のブロック図で
ある。制御回路１０１には、アダプティブ・フィルタの
Ｎタップからタップ係数の値及びタップ番号が供給され
る。制御回路１０１は、対応するタップ番号が、制御回
路内に記憶されているタップ番号と一致するタップ係数
値について最小値を検出し、その最小値に対応したタッ
プ番号の代りに制御回路内に記憶されている待ち行列の
先頭の値を新たなタップ番号として置換することにより
新規なタップ番号の組を構成し、アダプティブ・フィル
タのＮタップに供給する。制御回路１０１への入力信号
１２５は各タップ回路１００１　，１００２　，………
，１００Ｎ　から出て制御回路１０１に供給される信号
、出力信号１２６は制御回路１０１から各タップ回路１
００１　，１００２　，………，１００Ｎ　に供給され
る制御信号である。従って、図中では１本の線で表示さ
れているが、入力信号１２５及び出力信号１２６はＮ多
重信号である。入力信号１２５はまず絶対値回路１２１
に供給されて絶対値化され、最小値検出回路１２２に伝
達される。最小値検出回路１２２はこれらの絶対値信号
成分のうち最小のものを検出し、対応するタップ番号を
先入れ先出し回路（ＦＩＦＯ）１２３と記憶装置１２４
へ伝達する。ＦＩＦＯ１２３は、最小値検出回路１２２
から信号が供給されたときに、その時点で記憶している
サンプル値のうちで最も速く入力された１サンプルを記
憶装置１２４へ伝達する。記憶装置１２４にはフィルタ
リング演算の対象となるＮタップの番号各々に対応して
０又は１が記憶されており、ＦＩＦＯ１２３から信号が
伝達されたときにそのタップ番号に対応した値を０から
１に変更する。一方、最小値検出回路１２２から記憶装
置１２４に供給されたタップ番号に対応した値は１から
０に変更される。従って、記憶装置１２４内の０と１の
総数はそれぞれ一定で、１の総数Ｍが係数を割当てる実
効タップ数、０の数Ｎ−Ｍが係数を割当てないタップ数
となる。以上の操作で得られた０及び１の並びから構成
された信号は記憶装置１２４から出力信号１２６として
出力された後、各タップ回路１００１　，１００２　，
………，１００Ｎ　に供給される。出力信号１２６のｉ
番めの数値（０又は１）は、タップ回路１００ｉ　の制
御信号となる。タップ回路１００ｉ　は出力信号１２６
のｉ番目の数値を第１１図の制御信号１１５として、セ
レクタ１１０，１１１を制御する。 【００１４】 【発明が解決しようとする課題】図１１を用いて説明し
たように、文献４に記載された方法では、制御信号１１
５として０が供給されたときにセレクタ１１１の出力と
して零が出力される。従って、係数発生回路８２は実質
的に使用されず、無駄になる。さらに、図１２の記憶装
置１２４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１２３すなわち待ち行列の初
期値として記憶装置１２４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似すると
、波形応答部に対応するタップ番号がＦＩＦＯ１２３の
中で出力に近い位置に移動し、記憶装置１２４に供給さ
れてタップ割当てされるまで、長時間を要する。従って
、収束時間が長くなるという問題を有する。 【００１５】本発明の目的は、ハードウェア規模が小さ
く、収束時間の短いアダプティブ・フィルタを提供する
ことにある。 【００１６】 【課題を解決するための手段】本発明は、１サンプル周
期ずつ遅延された複数の入力信号サンプルを、適応的に
変化する複数の被乗数と適応的に組合せて乗算を行ない
、該乗算に用いられない被乗数のアドレスを待ち行列に
格納し、前記乗算結果の総和をもって出力とするアダプ
ティブ・フィルタで未知システムを近似する際に、前記
入力サンプルと前記被乗数との組合せを固定した状態で
前記被乗数の更新を行ない、前記複数の被乗数の絶対値
の最大値を監視し、ある特定の被乗数が予め定められた
頻度で前記最大値として検知されたときには、前記被乗
数の更新を行ない、前記待ち行列内の先頭の値が前記最
大値の位置から予め定められた値の範囲内にない場合に
は該先頭の値を前記待ち行列の最後尾に格納して新たな
待ち行列先頭の値に対して位置の評価を行ない、前記予
め定められた値の範囲内にある新たな待ち行列先頭の値
を得るまでこの操作を繰返し、該先頭の値であるアドレ
スに対応する前記被乗数を乗算に用いるように設定し、
前記被乗数の絶対値の最小値を検出し、該最小値に対応
する被乗数のアドレスを前記待ち行列の最後尾に格納し
て乗算対象から除き、該新規被乗数の設定と最小値アド
レスの待ち行列格納を予め定められた回数に達するまで
繰返し、また前記入力サンプル徒被乗数の組合せを固定
した状態で被乗数を予め定められた回数更新する間にあ
る特定の被乗数が予め定められた頻度で前記最大値とし
て検知されないときには、前記入力サンプルと前記被乗
数との組合せを変更し、さらに前記被乗数を予め定めら
れた回数更新する間にある特定の被乗数が予め定められ
た頻度で前記最大値として検知されるまで、前記入力サ
ンプルと前記被乗数との組合せの変更を行なうことを特
徴とする。 【００１７】また、本発明は、入力サンプルと被乗数と
の組合せを固定した状態で行なう被乗数の更新に対して
は予め定められた第１の定数を用い、組合が適応的に変
化する状態で行なう被乗数の更新には予め定められた第
２の定数を用いることを特徴とする。 【００１８】さらに、本発明は、ある特定の被乗数が予
め定められた頻度で前記最大値として検知された場合に
は、最大値が他の被乗数に対して十分大きいと検知され
たときは被乗数の更新及び被乗数と待ち行列内の値に対
応した被乗数の入替えを行ない、十分大きいと判断され
なかったときには、入力サンプルと被乗数との組合せの
変更を行なうことを特徴とする。 【００１９】 【作用】本発明のアダプティブ・フィルタでは、限られ
た数のタップ係数を逐次切替えて異なるタップに割当て
ることにより、ハードウェア規模を削減することができ
る。また、本発明のアダプティブ・フィルタでは、限ら
れた数のタップをインパルス応答の実質的な波形応答部
に割当てる際に、まず大まかな波形応答部の位置を推定
し、推定された位置の近傍にタップを集中させた後、推
定された波形応答部近傍に限定したタップ位置入替えを
行なうことにより、収束時間を短縮することができる。 特に、予め定められた時間以内に波形応答部の位置を推
定出来なかったときは、タップ割当ての初期値を変更し
て再推定を行なう。波形応答部の位置を推定した場合で
も、推定位置が妥当であると判定されなかったときには
、タップ割当ての初期値を更新して再推定を行なう。 さらに、本発明のアダプティブ・フィルタは、波形応答
部位置の推定では小さいステップ・サイズを用いて安定
な位置推定を行ない、推定された波形応答部近傍に限定
したタップ位置入替えでは大きいステップ・サイズを用
いて高速収束を行ない、収束時間を短縮することができ
る。 【００２０】 【実施例】次に図面を参照して本発明について詳細に説
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図１０と同一の参照番号を付与さ
れた機能ブロックは図１０と同一の機能を有するものと
する。図１と図１０の相違点は、各タップ回路１００１
　，１００２　，………，１００Ｎ　が遅延素子列１０
１　，１０２　，………，１０Ｎ　、マトリクススイッ
チ１４、及び係数回路１１１　，１１２　，………，１
１Ｍ　で置き換えられている点にある。これに伴って、
制御回路１３は、その出力でマトリクススイッチ１４を
制御する。 【００２１】図１において、遅延素子１０１　に供給さ
れた入力信号は、１クロック毎に遅延素子１０２　，…
……，１０Ｎ　へ逐次伝達される。遅延素子列１０１　
，１０２　，………，１０Ｎ　はマトリクススイッチ１
４を介してＭ個の係数回路１１１，１１２　，………，
１１Ｍ　と接続されている。但し、Ｎ＞Ｍである。マト
リクススイッチ１４は、制御回路１３の出力により選択
されたＭ個の遅延素子列１０ｉ　とＭ個の係数回路１１
ｉ　を逐次適応的に接続する。 【００２２】第ｉ番めの係数回路１１ｉ　の構成を図２
に示す。図２は基本的に図８のタップ回路に等しく、唯
一の違いは遅延素子８１を有しないことである。図２の
入力信号２０は図１の遅延素子１０ｉ　の出力信号に対
応する。その他の信号２１，２５，２３は図８の８０１
，８０３，８０２に対応し、それぞれ減算器３の出力で
ある差信号、加算器１２へ供給される信号、ステップ・
サイズである。係数発生回路２２，乗算器２４は図８の
係数発生回路８２、乗算器８３と全く同じ動作をする。 【００２３】図３に制御回路１３の一具体例を示す。図
３の入力信号３００はＭ個の係数回路１１１　，１１２
　，………，１１Ｍから供給される係数値、出力信号３
０１はマトリクススイッチ１４の制御信号である。入力
信号３００として供給された係数値は絶対値回路３１で
絶対値化されて、最大値検出回路３２及び最小値検出回
路３３へ伝達される。最大値検出回路３２では入力信号
のうち最大のものを検出し、対応するタップ番号を遅延
素子３４と一致検出回路３６、判定回路３７及び記憶装
置３９へ供給する。遅延素子３４は入力信号を１サンプ
ル周期遅延させた後に一致検出回路３６へ伝達する。一
致検出回路３６は、最大値検出回路３２から直接供給さ
れた信号及び遅延素子３４を介して供給された信号の一
致を調べる。これは、現在の最大係数に対応したタップ
番号と１サンプル周期前の最大係数に対応したタップ番
号の一致を調べることに等しい。一致検出回路３６は、
前記２入力が一致したときは１を、不一致のときは０を
出力する。カウンタ３８はこの１または０を一致検出回
路３６から受けて、１をカウントする。１が連続すると
きはカウンタ３８はカウントアップを続けて、１の連続
が予め定められた値に達したときに、その出力を０から
１に変更する。また、０が検出されたときは、カウンタ
をリセットする。 【００２４】カウンタ３８の出力信号は遅延素子５１、
一致検出回路５２及びセレクタ５３へ供給されており、
セレクタ５３はこの出力信号が０のときに遅延素子５４
の出力を、１のとき記憶装置３９の出力を選択して出力
信号３０１として出力する。出力信号３０１は遅延素子
５４を介して１サンプル周期遅延された後、セレクタ５
３に帰還される。従って、どのタップに係数を割当てる
かを表す制御信号３０１は、カウンタ３８の出力が０の
ときは１サンプル周期前の値で係数割当てタップは変化
せず、１のときは記憶装置３９から新たに供給される値
で係数割当てタップが変化することになる。一致検出回
路５２は、カウンタ３８の出力を遅延素子５１で１サン
プル周期遅延させた信号とカウンタ３８の出力の一致を
調べ、一致するときには１を，そうでないときには０を
記憶装置３９に伝達する。 【００２５】最小値検出回路３３では入力信号のうち最
小のものを検出し、対応するタップ番号をＦＩＦＯ３５
と記憶装置３９へ供給する。ＦＩＦＯ３５は、最小値検
出回路３３から信号が供給されたときに、その時点で記
憶しているサンプル値のうちで最も早く入力された１サ
ンプルを判定回路３７へ伝達する。判定回路３７ではＦ
ＩＦＯ３５から供給された信号と最大値検出回路３２か
ら供給された信号との差を求め、その絶対値を予め定め
られたしきい値と比較する。絶対値が該しきい値より大
きいときには、ＦＩＦＯ３５から供給された信号をその
ままＦＩＦＯ３５へ帰還する。該しきい値より小さいと
きには、記憶装置３９に伝達する。記憶装置３９にはフ
ィルタリング演算の対象となるＮタップの番号各々に対
応して０又は１が記憶されており、判定回路３７から信
号が伝達されたときにそのタップ番号に対応した値を０
から１に変更する。一方、最小値検出回路３３から記憶
装置３９に供給されたタップ番号に対応した値は１から
０に変更される。従って、記憶装置３９内の０と１の総
数はそれぞれ一定である。さらに、一致検出回路５２か
ら記憶装置３９へ供給される信号が１のときには、記憶
装置３９は最大値検出回路３２から供給されるタップ番
号の前後にＭ個の１を配置する。１の配置方法の一例と
しては、前記タップ番号を中心として前後に等配分し、
かつ１が連続するように配置することができる。この操
作により、有効タップを推定された波形応答部の近傍へ
集中して配置する。以上の操作で得られた０及び１の並
びから構成された信号は記憶装置３９からセレクタ５３
に伝達される。セレクタ５３は既に説明したように、記
憶装置３９から供給された信号と遅延素子５４から供給
された信号のいずれかをカウンタ３８の出力で制御して
切替える。 【００２６】カウンタ３８はまた１の連続回数そのもの
を比較回路５５へ供給する。比較回路５５は通常０を出
力しているが、カウンタ３８から供給された１の連続回
数と予め定められたしきい値Ｎｔｈとを比較して、連続
回数がＮｔｈに等しくなったときには１を出力する。比
較回路５５の出力は、ＦＩＦＯ３５と記憶装置３９に供
給されると同時にカウンタ３８に帰還されており、カウ
ンタ３８は比較回路５５から供給される信号が１の時に
リセットされる。また、比較回路５５の出力が１のとき
に、ＦＩＦＯ３５と記憶装置３９はそれぞれデータ変換
回路６０とシフト回路５９の出力を用いて、保持する内
容の一括書換えを行う。 【００２７】記憶装置５８には記憶装置の初期値として
タップ数Ｎに等しい１と０の並びが格納されている。こ
のとき、Ｍ個の１は、１と０の総数Ｎに対して等間隔に
配置されている。シフト回路５９は、記憶装置５８から
供給されたデータに対してシフトを施した後、記憶装置
３９とデータ変換回路６０へ供給し、さらに記憶装置５
８へもシフトされたデータを帰還する。シフト量は任意
に設定できるが、１例として初期値として等間隔配置さ
れた１の間隔の１／２を初期値として設定することが出
来る。シフト量は、１回シフトを行なう毎に１／２され
、シフト量の変更はシフト量が１（１サンプル）に等し
くなるまで反復される。シフト回路５９におけるシフト
量は記憶装置５８から供給される。 【００２８】以上の説明から明らかなように、図３のカ
ウンタ３８の出力が０のときにはＭ個の係数回路１１１
　，１１２　，………，１１Ｍ　の割当てられるタップ
番号は不変で、初期割当ての状態を維持する。タップ係
数値の振幅の成長具合を監視することにより、実質的な
波形応答部を推定することが出来る。カウンタ３８の出
力が１になると実質的な波形応答部が推定できたことを
意味するので、Ｍ個の係数回路１１１　，１１２　，…
……，１１Ｍ　の割当てられるタップ番号を推定された
波形応答部の近傍に集中させ、より細かく係数の割当て
を行なう。 【００２９】図４は本発明の他の実施例を示すブロック
図である。図４は係数回路１１１　，１１２　，………
，１１Ｍ　に供給されるステップ・サイズμ１　がステ
ップ・サイズμ１　とμ２　及びセレクタ４２で置き換
えられている点で図１と異なる。これに伴って制御回路
１３は制御回路４１で置き換えられている。図４に示し
た実施例においては、セレクタ４２が制御回路４１から
の制御信号に従ってステップ・サイズμ１　とμ２　を
選択して、係数回路１１１　，１１２　，………，１１
Ｍ　に供給する。図５は図４に示した制御回路４１のブ
ロック図である。図５と図３は、カウンタ３８の出力を
制御信号３０２として出力する点で異なる。セレクタ４
２は、制御回路４１から供給される制御信号３０２が０
のときはμ１　を、１のときはμ２　を選択する。制御
信号３０２が０のうちは係数を安定して成長させて正し
い波形応答部を推定し、制御信号３０２が１になった後
は係数を高速で最適値に収束させるために、通常μ１　
≦μ２　に設定する。 【００３０】図６に制御回路１３の他の具体例を示す。 図６と図５の制御回路の違いは、カウンタ３８によって
最大係数が検出されても、その最大値が他の係数の絶対
値よりも十分大きくない限り、タップ配置を集中させず
、引続いて波形応答部の推定を続ける点である。このた
めに、比較回路５６、ＡＮＤ回路６１、ＯＲ回路５７を
有する。 【００３１】比較回路５６は絶対値回路３１と最大値検
出回路３２から出力を受け、最大値と他係数との値を比
較する。比較は様々な基準で行なうことができるが、例
えば最大係数値ｃｍａｘ　と２番目に大きい係数ｃｊと
の比が予め定められたしきい値より大きい場合は、ｃｍ
ａｘ　が十分大きいとすることができる。比較回路５６
は、ｃｍａｘ　が十分大きいときに０を、十分大きくな
いときに１を出力して、ＡＮＤ回路６１に伝達する。一
方、ＡＮＤ回路６１にはカウンタ３８の出力も供給され
ており、両者の出力が１のとき、すなわち最大係数を与
えるタップ番号が予め定められた回数連続したが、その
最大値が十分大きくないときに１を、それ以外の場合は
０を出力する。ＡＮＤ回路６１の出力は比較回路５５の
出力と共にＯＲ回路５７に供給されており、どちらかの
入力が１の時は１を出力する。従って、ＯＲ回路５７の
出力が１となるのは、予め定められた回数の係数更新で
波形応答部が推定できなかったとき、または推定されて
も係数最大値が他の係数に比べて十分大きくない場合で
ある。このときＯＲ回路５７の出力によってＦＩＦＯ３
５と記憶装置３９は保持する内容の一括書換えを行ない
、新たな初期値から波形応答部の推定を開始する。 【００３２】図３，５，６におけるカウンタ３８の動作
として一致検出回路３６からの信号が予め定められた回
数だけ連続するかを判定する場合を例にとって説明して
きたが、連続の代りに予め定められた確率に達するかを
判定する場合についても全く同様に説明できる。また、
これまでＬＭＳアルゴリズムを仮定してきたが、ＬＭＳ
特有の構成は図９に示した係数発生回路だけである。従
って、ＬＩＭを初めとする他のアルゴリズムにも本発明
を適用することができる。本発明の応用に関しても、エ
コー・キャンセラを例にとって説明してきたが、平坦遅
延と波形応答の組合せで表すことのできるインパルス応
答を有するシステムには、全て適用することができる。 【００３３】 【発明の効果】以上詳細に述べたように、本発明によれ
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のアダプティブ・フィルタ
は、限られた数のタップをインパルス応答の実質的な波
形応答部に割当てる際に、まず大まかな波形応答部の位
置を推定し、推定された位置の近傍にタップを集中させ
た後、推定された波形応答部近傍に限定したタップ位置
入替えを行なうことにより、収束時間を短縮することが
できる。 【００３４】さらに、本発明のアダプティブ・フィルタ
は、波形応答部位置の推定では小さいステップ・サイズ
を用いて安定な位置推定を行ない、推定された波形応答
部近傍に限定したタップ位置入替えでは大きいステップ
・サイズを用いて高速収束を行ない、収束時間を短縮す
ることができる。タップ初期配置がインパルス応答の振
幅の小さいタップであっても、予め定められた時間の後
には初期値を変更して波形応答部の探索を開始するので
、波形応答部の位置推定を速く確実に行なうことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】図１のタップ回路の詳細を示す図。

【図３】図１の制御回路の一具体例を示すブロック図。

【図４】本発明の他の実施例を示すブロック図。

【図５】図４の制御回路の一具体例を示すブロック図。

【図６】図４の制御回路の他の具体例を示すブロック図
。

【図７】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した例を示すブロック図。

【図８】図７におけるタップ回路の詳細を示すブロック
図。

【図９】図８における係数発生回路の詳細を示すブロッ
ク図。

【図１０】従来のアダプティブ・フィルタをエコー・キ
ャンセラに適用した別の例を示すブロック図。

【図１１】図１０におけるタップ回路の詳細を示すブロ
ック図。

【図１２】図１０の制御回路の詳細を示すブロック図。

【符号の説明】

１　　　　入力端子 ２　　　　２線−４線変換回路 ３　　　　減算器 ４　　　　出力端子 １０ｉ　（１≦ｉ≦Ｎ）　　　　遅延素子１１ｉ　（１
≦ｉ≦Ｍ）　　　　タップ回路１３　　　　制御回路 １４　　　　マトリクススイッチ ４１　　　　制御回路 ４２　　　　セレクタ

Claims (1)

1. 【特許請求の範囲】 【請求項１】　　１サンプル周期ずつ遅延された複数の
   入力信号サンプルを、適応的に変化する複数の被乗数と
   適応的に組合せて乗算を行ない該乗算に用いられない被
   乗数のアドレスを待ち行列に格納し、前記乗算結果の総
   和をもって出力とするアダプティブ・フィルタで未知シ
   ステムを近似する際に、ある初期条件のもとで未知シス
   テムの平坦遅延を推定し、該推定された平坦遅延にほぼ
   相当する遅延を受けた複数の前記入力信号サンプルと前
   記被乗数を前記乗算のために組合せ、該組合せを一定の
   制限のもとで変化させながら被乗数値を更新し、前記平
   坦遅延の推定にあたっては、予め定められた繰返し回数
   内に推定が完了しないか又は推定が完了しても推定値の
   信頼度が予め定められた値に達しない場合には、新たな
   前記組合せの初期値をもって遅延推定を行ない、それ以
   外の場合には被乗数の更新及び被乗数と待ち行列内の値
   に対応した被乗数の入替えを行なうことを特徴とするア
   ダプティブ・フィルタによる未知システム近似の方法。 【請求項２】　　平坦遅延の推定は、入力信号サンプル
   と被乗数との組合せをある初期値に固定した状態で前記
   被乗数の更新を行ない、前記複数の被乗数の絶対値の最
   大値を監視し、ある特定の被乗数が予め定められた頻度
   で前記最大値として検知されたことをもって行なうこと
   を特徴とする請求項１に記載のアダプティブ・フィルタ
   による未知システム近似の方法。 【請求項３】　　平坦遅延推定後の被乗数更新は、待ち
   行列内の先頭の値が被乗数最大値の位置から予め定めら
   れた範囲内にない場合には該先頭の値を前記待ち行列の
   最後尾に格納して新たな待ち行列先頭の値に対して位置
   の評価を行ない、前記予め定められた範囲内にある新た
   な待ち行列先頭の値を得るまでこの操作を繰返し、該先
   頭の値であるアドレスに対応する前記被乗数を乗算に用
   いるように設定し、前記被乗数の絶対値の最小値を検出
   し、該最小値に対応する被乗数のアドレスを前記待ち行
   列の最後尾に格納して乗算対象から除き、該新規被乗数
   の設定と最小値アドレスの待ち行列格納を予め定められ
   た回数に達するまで繰返して行なうことを特徴とする請
   求項１又は２に記載のアダプティブ・フィルタによる未
   知システム近似の方法。 【請求項４】　　平坦遅延の推定における推定完了の判
   定は、被乗数を入力サンプルと被乗数の組合せを固定し
   た状態で予め定められた回数更新する間にある特定の被
   乗数が予め定められた頻度で最大値として検知されるこ
   とによって行なうことを特徴とする請求項１，２又は３
   に記載のアダプティブ・フィルタによる未知システム近
   似の方法。 【請求項５】　　推定値の信頼度は被乗数最大値の他に
   被乗数に対する大きさをもって決定することを特徴とす
   る請求項１，２，３又は４に記載のアダプティブ・フィ
   ルタによる未知システム近似の方法。 【請求項６】　　被乗数の更新は、遅延された複数の入
   力信号サンプルとアダプティブ・フィルタ出力を用いて
   外部で計算される誤差信号を乗算して第１の乗算結果を
   得、該第１の乗算結果と予め定められた第１の定数を乗
   算して第２の乗算結果を得、該第２の乗算結果と遅延さ
   れた第２の乗算結果を加算して加算結果を得、該加算結
   果を１サンプル周期遅延させた後前記加算に使用し、前
   記加算結果を更新された前記被乗数として用いることを
   特徴とする請求項１，２，３，４又は５に記載のアダプ
   ティブ・フィルタによる未知システム近似の方法。　【
   請求項７】　　平坦遅延の推定に対しては第１の定数を
   用い、平坦遅延推定後の被乗数更新には予め定められた
   第２の定数を用いることを特徴とする請求項６に記載の
   アダプティブ・フィルタによる未知システム近似の方法
   。 【請求項８】　　特定の被乗数が予め定められた回数連
   続して最大値として検出されることをもって定められた
   頻度とすることを特徴とする請求項４，５，６又は７に
   記載のアダプティブ・フィルタによる未知システム近似
   の方法。 【請求項９】　　特定の被乗数が予め定められた確率を
   超えて最大値として検出されることをもって定められた
   頻度とすることを特徴とする請求項４，５，６又は７に
   記載のアダプティブ・フィルタによる未知システム近似
   の方法。 【請求項１０】　　入力信号を１サンプル周期遅延させ
   る複数の遅延素子の縦続接続からなる遅延素子列と、該
   遅延素子列を構成する各遅延素子の出力と各遅延素子に
   対応した係数との乗算を行なう複数の乗算回路と、前記
   複数の遅延素子と複数の乗算回路との接続関係を決定す
   るマトリクス・スイッチと、前記複数の乗算回路の出力
   の総和をとる加算器と、前記複数の乗算回路の出力を受
   け、前記マトリクス・スイッチに対する制御信号を発生
   する制御回路とを少なくとも具備し、前記乗算回路は係
   数発生回路と、該係数発生回路の出力又は零のうちいず
   れかを選択する第１のセレクタと、該第１のセレクタの
   出力と前記各遅延素子の出力とを乗算して出力とする乗
   算器と、外部より供給される誤差信号又は零のうちいず
   れかを選択して前記係数発生回路に伝達する第２のセレ
   クタとから構成され、制御回路は、前記係数発生回路出
   力を受けて絶対値化する絶対値回路と、該絶対値回路出
   力のうちで最小のものを検出する最小値検出回路と、前
   記絶対値回路出力のうちで最大のものを検出する最大値
   検出回路と、該最大値検出回路の出力を遅延させる第１
   の遅延素子と、該第１の遅延素子の出力と前記最大値検
   出回路の出力との一致を検出する第１の一致検出回路と
   、該第１の一致検出回路の出力を係数するカウンタと、
   該カウンタ出力を遅延させる第２の遅延素子と、該第２
   の遅延素子の出力と前記カウンタ出力の一致を判定する
   第２の一致検出回路と、前記カウンタの出力と予め定め
   られた第１の定数を比較する第１の比較回路と、前記最
   小値検出回路の出力を受けてスタックの最深部に格納す
   ると同時に最浅部の値を出力し、さらに前記第１の比較
   回路の出力に応じてスタックの内容を全て書換える先入
   れ先出し回路と、該先入れ先出し回路の出力と前記最大
   値検出回路の出力を受け、前記先入れ先出し回路の出力
   と前記最大値検出回路の出力との差が予め定められたし
   きい値以下であるかどうかを判定し、しきい値以上であ
   る場合には前記先入れ先出し回路の出力を前記先入れ先
   出し回路へ帰還する判定回路と、該判定回路の出力と前
   記最小値検出回路の出力を受けて記憶内容を逐次書換え
   、前記第２の一致検出回路の出力に応じて前記最大値検
   出回路の出力を用いて記憶内容を全部書換え、もしくは
   前記第１の比較回路の出力に応じて記憶内容を全て書換
   える第１の記憶装置と、該第１の記憶装置の出力と第３
   の遅延素子の出力を前記カウンタの出力に従って選択し
   て出力する第３のセレクタと、前記第１の記憶装置をリ
   セットするためのデータを記憶する第２の記憶装置と、
   該第２の記憶装置出力を受けて全ての１であるビットを
   同量シフトした後前記第１の記憶装置に記憶内容全書換
   えのために供給すると同時にシフト量を変更するシフト
   回路と、該シフト回路の出力を受けて全ビットを反転し
   、１であるビット番号を前記先入れ先出し回路にスタッ
   ク内容書換えのために供給するデータ変換回路とから構
   成され、該第３のセレクタ出力を前記第３の遅延素子に
   供給すると同時に前記制御信号とし、前記制御信号によ
   って前記第１及び第２のセレクタが制御されることを特
   徴とするアダプティブ・フィルタによる未知システム近
   似装置。 【請求項１１】　　係数発生回路は、各遅延素子の出力
   と外部より供給される誤差信号を乗算する第１の乗算器
   と、該第１の乗算器の出力と予め定められた第２の定数
   を乗算する第２の乗算器と、該第２の乗算器の出力と後
   述の第４の遅延素子出力を加算する加算器と、該加算器
   出力を１サンプル周期遅延させた後、前記加算器に帰還
   する第４の遅延素子とから構成され、該遅延素子出力を
   係数値として出力することを特徴とする請求項１０に記
   載のアダプティブ・フィルタによる未知システム近似装
   置。 【請求項１２】　　予め定められた第２の定数と、予め
   定められた第３の定数を切換える第４のセレクタを有し
   、カウンタ出力で前記第４のセレクタを制御することを
   特徴とする請求項１０又は１１に記載のアダプティブ・
   フィルタによる未知システム近似装置。 【請求項１３】　　絶対値回路出力と最大値検出回路の
   出力を受けて比較する第２の比較回路と、該第２の比較
   回路の出力と前記カウンタ出力を受けて積集合をとるＡ
   ＮＤ回路と、第１の比較回路の出力と前記ＡＮＤ回路の
   出力を受けて和集合をとるＯＲ回路を少なくとも具備し
   、該ＯＲ回路の出力で先入れ先出し回路と第１の記憶装
   置を制御して、データ変換回路とシフト回路からそれぞ
   れ供給される信号で内容を全部書換えることを特徴とす
   る請求項１０，１１及び１２に記載のアダプティブ・フ
   ィルタによる未知システム近似装置。 【請求項１４】　　カウンタは一致回路出力の連続制を
   係数し、連続しないときにはリセットする事を特徴とす
   る請求項１０，１１，１２又は１３に記載のアダプティ
   ブ・フィルタによる未知システム近似装置。 【請求項１５】　　カウンタは一致回路出力が一致と判
   定する確率を観測し、該確率が予め定められた値を超え
   ないときにはリセットする事を特徴とする請求項１０，
   １１，１２又は１３に記載のアダプティブ・フィルタに
   よる未知システム近似装置。