JPH04231258A - アンチロックシステムにおけるフェイルセーフ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アンチロックシステ
ムにおけるフェイルセーフリレーの接点溶着を防止する
ことができるフェイルセーフ制御回路に関する。

【０００２】

【従来の技術】アンチロックシステムにおけるフェイル
セーフ制御回路としては、一例として図２に示すような
ものがある。このフェイルセーフ制御回路は異常検出回
路１０とフェイルセーフリレー４０の駆動回路２０とか
ら構成されている。

【０００３】前記異常検出回路１０には、相互に監視す
る２台のマイクロコンピュータ１から微分回路２を介し
てウォッチドッグパルスが、また、その他の監視回路の
一例として５Ｖ高電圧監視回路３からは５Ｖ高電圧監視
信号が入力される。異常検出回路１０においては、入力
されたウォッチドッグパルスに基づいて、それぞれの判
定回路１１でウォッチドッグパルス周期の異常が発生し
ているか否かを判断し、それを電気信号として出力決定
論理回路１２に出力する。また、前記監視信号は直接出
力決定論理回路１２に入力される。

【０００４】出力決定論理回路１２では、入力される全
ての信号が正常である場合に限り、システムの正常信号
を出力し、それ以外の場合は異常信号を出力する。出力
されたシステムの正常信号又は異常信号は、駆動回路２
０に入力される。異常信号が入力されると、駆動回路２
０はフェイルセーフリレー４０をＯＦＦし、アンチロッ
ク制御を解除する。また、システム異常が回復して、シ
ステムの正常信号が入力されると、駆動回路２０は、フ
ェイルセーフリレー４０をＯＮにして通常のアンチロッ
クシステム状態に戻すようになっている。

【０００５】なお、この場合は、ウォッチドッグパルス
と５Ｖ高電圧監視信号の両者に基づいてシステム異常を
検出しているが、ウォッチドッグパルスだけに基づいて
異常を検出するものもある。

【０００６】

【発明が解決しようとする課題】ところで、上述したフ
ェイルセーフ制御回路にあっては、異常検出回路に入力
される５Ｖ高電圧監視回路からの監視信号やウォッチド
ッグパルス判定信号等に何らかの理由によりノイズがの
る場合がある。このノイズによって、アンチロックシス
テムが正常に作動しているにもかかわらず、異常検出回
路から異常信号が出力され、フェイルセーフリレーが誤
動作することがある。

【０００７】このような誤動作の場合は、ノイズがなく
なると即座に正常信号が出力されるため、発生するノイ
ズによっては、微小時間の間にフェイルセーフリレーが
ＯＦＦ、ＯＮし、リレーの接点間に発生するアークによ
って接点が溶着するといった問題が生じる。

【０００８】そこで、この発明の課題は、上述のフェイ
ルセーフ制御回路を改良し、誤動作によるフェイルセー
フリレーの接点溶着を防止することにある。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
め、この発明は、上述したフェイルセーフ制御回路にお
いて、前記異常検出回路から出力される異常信号を所定
時間だけ保持する保持回路を異常検出回路と駆動回路と
の間に設ける構成を採用したのである。

【００１０】本願にいう所定時間とは、フェイルセーフ
リレーがＯＦＦ、ＯＮしてアークが発生し、接点が溶着
するおそれのある時間以上の時間を意味し、経験によっ
て適宜定められる。また、監視回路としては、５Ｖ高電
圧監視回路の他ウォッチドッグ異常以外の異常判定回路
も含まれる。

【００１１】

【作用】以上のように構成されたフェイルセーフ制御回
路は、異常検出回路からシステムの異常信号が出力され
ると駆動回路がフェイルセーフリレーをＯＦＦし、アン
チロック制御を解除する。

【００１２】そして、前記異常信号がノイズ等に起因し
たものである場合は、ノイズがなくなると即座に正常信
号が出力されるが、保持回路により前記異常信号を所定
時間（少なくとも、フェイルセーフリレーにアークの発
生のおそれのない時間）だけ保持するため、即座に正常
信号が駆動回路に出力されない。従って、駆動回路は所
定時間以上経過した後に入力される正常信号に基づきフ
ェイルセーフリレーをＯＮし、通常のアンチロックシス
テムの作動状態に戻す。

【００１３】

【実施例】以下、実施例について図面を参照して説明す
る。図１に示すように、このフェイルセーフ制御回路は
、異常検出回路１０、保持回路３０および駆動回路２０
から構成されている。

【００１４】前記異常検出回路１０は判定回路１１と出
力決定論理回路１２とから成る。相互監視機能を有する
２台のマイクロコンピュータ１から出力されるウォッチ
ドッグパルスは微分回路２を介して判定回路１１に入力
される。その判定回路１１では、入力されたウォッチド
ッグパルスに基づいてマイクロコンピュータ１が正常に
動作しているか否かを判定し、正常か異常かの信号を出
力決定論理回路１２に出力する。また、５Ｖ高電圧監視
回路３から出力される監視信号は直接出力決定論理回路
１２に入力される。この出力決定論理回路１２では、入
力される全ての信号が正常である場合にシステムの正常
信号を出力し、それ以外の場合は異常とみなして異常信
号を出力する。

【００１５】前記保持回路３０は、カウンタ回路３１の
ラッチ回路３２および論理回路３３から成る。カウンタ
回路３１には、一方のマイクロコンピュータ１からウォ
ッチドッグパルスが入力され、ラッチ回路３２には、前
記出力決定論理回路１２からの信号が入力される。この
ラッチ回路３２は、異常信号が入力されると、カウンタ
回路３１がマイクロコンピュータ１からのウォッチドッ
グパルスを特定数だけカウントするまでその異常信号を
保持する。また、前記論理回路３３には、出力決定論理
回路１２からの出力信号のうち、ラッチ回路３２を通し
た信号とラッチ回路３２をバイパスさせた信号がそれぞ
れ入力されており、両信号が正常信号である場合にのみ
、駆動回路２０に正常信号を出力する。

【００１６】従って、出力決定論理回路１２から異常信
号が出力された場合は、少なくともカウンタ回路３１が
ウォッチドッグパルスを特定数カウントするまでは駆動
回路２０に正常信号が出力されることはない。

【００１７】前記駆動回路２０では、異常信号が入力さ
れると、フェイルセーフリレー４０をＯＦＦし、アンチ
ロック制御を解除して、正常信号が入力されるまでその
状態を保持する。そして、システム異常が解除されて正
常信号が入力されると、フェイルセーフリレー４０をＯ
Ｎにして通常のアンチロックシステムの状態に戻す。

【００１８】以上のように構成されたフェイルセーフ制
御回路で、ノイズ等に起因して出力された異常信号が正
常信号に変わった場合には、保持回路３０によって所定
時間（この場合は、ウォッチドッグパルスが特定数だけ
出力される時間）その異常信号が保持されるため、フェ
イルセーフリレー４０が瞬時にＯＦＦ、ＯＮすることが
なく、接点の溶着を防止することができる。

【００１９】

【効果】以上のように、この発明のフェイルセーフ制御
回路は、異常検出回路と駆動回路の間の異常検出回路か
ら出力される異常信号を所定時間だけ保持する保持回路
を設ける構成にしたため、ノイズ等に起因して異常信号
が出力された直後に正常信号が出力されても、即座にそ
の正常信号が駆動回路に入力されず、フェイルセーフリ
レーが瞬時にＯＦＦ、ＯＮすることがない。このため、
フェイルセーフリレーの接点にアークが発生することが
なく接点溶着を防止することができる。

【図面の簡単な説明】

【図１】この発明に係る一実施例を示すブロック図

【図
２】従来例を示すブロック図

【符号の説明】

１０　　異常検出回路 １１　　判定回路 １２　　出力決定論理回路 ２０　　駆動回路 ３０　　保持回路 ３１　　カウンタ回路 ３２　　ラッチ回路 ３３　　論理回路 ４０　　フェイルセーフリレー

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　相互監視機能を有する複数台のマイク
   ロコンピュータから出力されるウォッチドッグパルスに
   基づいて、システム異常を検出する異常検出回路と、こ
   の異常検出回路から出力されるシステムの異常信号およ
   び正常信号に基づいて負荷の電源を遮断するフェイルセ
   ーフリレーをＯＦＦ、ＯＮさせる駆動回路とから成るア
   ンチロックシステムにおけるフェイルセーフ制御回路に
   おいて、前記異常検出回路から出力される異常信号を所
   定時間だけ保持する保持回路を異常検出回路と駆動回路
   との間に設けたことを特徴とするアンチロックシステム
   におけるフェイルセーフ制御回路。
2. 【請求項２】　　前記異常検出回路が、ウォッチドッグ
   パルスとその他の監視回路からの監視信号に基づいてシ
   ステム異常を検出するものである請求項１記載のアンチ
   ロックシステムにおけるフェイルセーフ制御回路。