JPH05257565A - データ処理回路配置 - Google Patents

Abstract

(57)【要約】 【目的】 各サブ回路、即ち集積回路チップ用のシンク
ロナイザを設ける必要なく、サブ回路の相互同期が得ら
れるようにすると共に数次の幅の周波数範囲で集積化技
術により許容される最大周波数まで適宜に作動し得るよ
うにせんとするものである 【構成】 情報処理システムは数個のサブ回路１０，２
０，３０を具え、その各々により情報またはデータの処
理を行う。サブ回路の作動はそのクロック入力端子１
１，２１，３１に供給されるクロック信号によって同期
化する。これらクロック信号はシステムクロック６０か
ら取出してサブ回路を経て各サブ回路３０、またはデー
タの処理時のサブ回路の前段のサブ回路１０，２０に転
送する。サブ回路間の相互接続部を転送する間にクロッ
クパルスが劣化するのを防止するために、サブ回路列に
クロック再生回路を配列する。このクロック再生回路は
データ処理サブ回路と共に集積化するのが好適である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理用の複数のサ
ブ回路を具え、これらサブ回路にはクロック信号を受信
してサブ回路の作動を同期化するクロック信号入力端子
を設けるようにしたデータ処理回路配置に関するもので
ある。特に、本発明はシステム内のサブ回路の作動を適
宜作動のために同期化する必要のあるデータ処理用の半
導体集積回路を具える回路配置に関するものである。こ
こに云う“データ処理”とは関連する情報内容または情
報を表示する手段とは無関係に任意の種類のデータを処
理することを意味するものとする。

【０００２】

【従来の技術】この種回路配置はヨーロッパ特許出願Ｅ
Ｐ−Ａ０１３３３５９号から既知である。このヨーロッ
パ特許出願には各チップがシステムクロック信号装置か
らクロックパルスを受けるとともに関連するコントロー
ラにより同期化されるようにしたマイクロプロセッサチ
ップセットが記載されている。このチップには可調整遅
延回路を設けてクロックパルスのタイミングを調整し得
るようにする。遅延この遅延回路の調整はシステムのク
ロックパルスおよびチップからの内部クロックパルスに
応答して行う。各チップまたはサブ回路に対してはクロ
ック信号を回路配置を経て流れるデータ信号の速度に調
整する必要がある。

【０００３】

【発明が解決しようとする課題】かかる既知のかかる配
置には幾つかの欠点がある。デジタル回路で実行する際
コントローラ回路はクロックパルスによりクロック処理
される任意のデータ処理回路よりも迅速に作動させる必
要がある。従って、データ処理回路の最大可能な速度は
得られる技術で達成し得る速度よりも低くなる。速度を
増大するためにコントローラにアナログ回路を用いる場
合には回路全体の性能を損失することなく例えばＣＭＯ
Ｓ技術で半導体チップに回路を集積化することはできな
い。

【０００４】また、データ処理システムにシンクロナイ
ザを用いる際の重大な欠点は中央クロック装置から個別
のサブ回路にクロックパルスを転送する際にエラーが生
ずることである。ＩＥＥＥジャーナル オブ ソリッド
ステート サーキッツ、第SC−15巻、第２号、1980年
４月、第169 −176 頁にH.J.M. Veendrickが発表した論
文“ザ ビヘイバー オブ フリップフロップス ユー
スド アズ シンクロナイザ アンド プレディクショ
ン オブ ゼア フェイリュア レート”に記載されて
いるように、例えば回路の温度が変化する際にシンクロ
ナイザに準安定状態が発生する機会がある。これがため
不完全な位相関係が生じてデータパルスが無駄になる、
即ち、二重になる。この失敗割合は信号周波数により著
しく増大するようになる。

【０００５】特に、本発明の目的は各サブ回路、即ち、
集積回路チップ用のシンクロナイザを設ける必要なく、
サブ回路の相互同期が得られるようにした上述した種類
のデータ処理回路配置を提供せんとするにある。本発明
の他の目的は数次の幅の周波数範囲で集積化技術により
許容される最大周波数まで適宜に作動し得る上述した種
類の回路配置を提供せんとするにある。

【０００６】

【課題を解決するための手段】本発明はデータ処理用の
複数のサブ回路を具え、これらサブ回路にはクロック信
号を受信してサブ回路の作動を同期化するクロック信号
入力端子を設けるようにしたデータ処理回路配置におい
て、前記サブ回路を経てそのクロック信号入力端子に結
合されたクロック信号出力端子を有する少なくとも１つ
のサブ回路を具え、前記クロック信号出力端子を他のサ
ブ回路のクロック信号入力端子に結合するようにしたこ
とを特徴とする。これがため、かかる回路配置の少なく
とも一部分は、同期化回路を経て外部クロック信号源か
らでなく、データ処理サブ回路のクロックパルス出力か
ら同期化クロック情報を受けるようになる。これらクロ
ック信号および処理されたデータを表わす信号はあるサ
ブ回路から次のサブ回路に並列に通過するようになる。
この同期化は相互接続部を経てあるサブ回路から次のサ
ブ回路に通過するクロック信号が等量遅延され、従って
確実にデータ信号として等量妨害されるようになる。こ
れはクロック信号およびデータ信号をできるだけ同様に
相互接続することにより比較的容易に達成することがで
きる。

【０００７】本発明の他の特徴は、前記クロック信号出
力端子は前記他のサブ回路の前記クロック信号入力端子
に結合された出力端子を有するクロック信号再生回路の
入力端子に結合し得るようにする。クロックパルスが相
互接続部を通過することによる劣化はかかる再生回路に
よって修復することができる。また、本発明回路配置の
他の例では、前記クロック信号再生回路は前記他のサブ
回路のクロック信号入力部分に設けるようにする。

【０００８】本発明回路配置のさらに他の例において。
データ処理用の一連のサブ回路を具え、この一連のサブ
回路の各サブ回路は次のサブ回路のデータ入力端子に結
合されたデータ出力端子を有し、さらに、一連のサブ回
路の各サブ回路は次のサブ回路のクロック信号入力端子
に結合されたクロック信号出力端子を有するようにす
る。これらクロック信号はサブ回路の列を経て処理すべ
きデータに並列に案内する。

【０００９】本発明回路配置のさらに他の例では、クロ
ック信号再生回路のクロック信号入力端子は互いに周波
数関係を有する関連する複数のクロック信号を供給する
複数のクロック信号入力端子を具え、このクロック信号
再生回路はクロック信号の特徴を検出する検出手段およ
び前記特徴の発生から取出したパラメータを有するクロ
ック信号を再生するパルス発生手段を具えるようにす
る。パルスの劣化はクロック信号およびデータ信号の波
長をサブ回路間の相互接続部の長さと比較し得る高周波
の用途において著しい。相互接続部を通過するクロック
信号の劣化は縁部の主として形状およびデューティサイ
クル並びに位置に影響を与えるが、周波数には影響を与
えない。クロック信号の１つにある特徴が発生する場合
にはこれを新たなクロックパルスの発生をトリガするた
めに用いることができるが、他のクロック信号の特徴の
発生を用いてクロック信号のパルス長さまたはデューテ
ィサイクルのようなパルスの他のパラメータを決めるた
めに用いる必要がある。周波数は影響されないため、ク
ロックパルスの特定の形状または長さに対し再生回路を
プログラミングすることなく、クロック信号の再生を行
うことができる。

【００１０】本発明回路配置のさらに他の例では、前記
クロック信号再生回路はそれぞれ等しい数の入力端子お
よび出力端子を具え、且つ前記クロック信号再生回路は
その入力端子で得られるクロック信号間の周波数および
位相関係に等しい周波数および位相関係を有するクロッ
ク信号を再生し得るように配列する。この再生回路の入
力および出力クロック信号は同一の特徴を有する。これ
がため、サブ回路の列全部にある型の再生回路のみを必
要とし、これにより回路配置の設計およびモジュラーア
ーキテクチュアを容易とする。

【００１１】本発明の好適な例では、前記クロック信号
再生回路は第１および第２入力クロック信号用の２つの
入力端子と、第１および第２出力クロック信号用の２つ
の出力端子をそれぞれ具え、且つ、前記検出手段は前記
入力クロック信号の一方の型の特徴が現われるのを検出
するように配列し、さらに、前記パルス発生手段は前記
第１クロック信号の一方の型の特徴の発生に応答して第
１出力クロック信号に立上がり縁を発生するとともに第
２クロック信号に立下がり縁を発生するとともに前記第
２クロック信号の一方の型の特徴の発生に応答して第１
出力クロック信号に立下がり縁を発生するとともに第２
クロック信号に立下がり縁を発生し得るように配列す
る。入力クロック信号が他のほぼ反転された信号であ
り、且つ出力クロック信号の縁部がほぼ等しい遅延で発
生する場合には、出力クロック信号も互いにほぼ反転さ
れた信号となる。従って所望のパルス形状に関する再生
回路のある種の局部知識または特定の遅延回路を必要と
することなく、クロック信号を再生することができる。
かかる回路配置のタイミング回路は比較的簡単且つ信頼
性をもって形成することができる。従って残る条件は、
サブ回路を経て２つのクロック信号を同一の時間間隔で
伝搬する点のみである。これは関連する回路素子を正確
に寸法決めすることにより達成することができる。

【００１２】本発明回路配置は高周波データ処理用の集
積回路を用いる用途に特に好適である。データ処理およ
び関連する再生回路の１つまたは数個のサブ回路を単一
半導体集積回路チップに集積化することができる。数個
のサブ回路を１つのチップに集積化する際には、クロッ
ク信号が種々の部分間を通過するとともにこのチップの
数カ所で再生されるようになる。

【００１３】また、本発明はかかる回路配置に適用する
集積回路に関するものである。本発明によれば、かかる
集積回路はデータ処理用の少なくとも１つのサブ回路
と、少なくとも１つのクロック信号再生回路とを具える
ようにする。

【００１４】

【実施例】図面につき本発明の実施例を説明する。図１
は情報処理回路配置を示す。この回路配置は３個のサブ
回路１０，２０，３０と、入力回路４０と、出力回路５
０とを具える。１例ではこのサブ回路はデコーダ１０
と、論理プロセッサ２０と、エンコーダ３０とで構成す
ることができる。入力回路４０は例えばアナログ−デジ
タル変換器とし、出力回路５０は並−直列変換器とす
る。これらサブ回路の各々は個別の回路素子を有するか
または有さない個別の集積回路に実現することができ、
或は又数個の集積回路を具えることもできる。また、２
つ以上のサブ回路を単一集積回路に集積化することもで
きる。

【００１５】情報信号Ａを入力回路４０のデータ入力部
４３に供給する。本例では予備処理後、アナログ信号を
デジタル信号に変換してそのデータ入力部１３を経てサ
ブ回路１０に通過させるようにする。次いでこのこの情
報をこのサブ回路で処理し、本例の割当てでは、データ
の符号化をアナログ−デジタル変換器によって発生した
フォーマットから論理プロセッサによりデジタル化し得
るフォーマットに変換し、且つデータ出力部１４および
データ入力部２３を経て次のサブ回路２０に通過させる
ようにする。このサブ回路における処理後、即ち、ある
論理算術演算をデータにより行った後、処理されたデー
タを最後のサブ回路３０に通過させる。サブ回路の所定
のタスク割当てでは、デジタルデータの符号化フォーマ
ットを再び変化して符号化データが出力回路５０の入力
端子５３に接続されたデータ出力端子３４で並列に出力
されるようにする。出力回路５０では処理されたデータ
をバッファ処理し、次いで直列出力端子５４に直列情報
信号Ｓとして得れるようにする。

【００１６】入力回路４０および出力回路５０はサブ回
路１０、２０、３０が作動する周波数で同期化されたタ
イミング信号を受信する。入力および出力回路に対する
追加のタイミング信号パルス発生器６２および６４に発
生し、且つこれらパルス発生器およびシステムクロック
装置６０間の同期化は例えば接続部６１および６３によ
って確実なものにする。これら３つのサブ回路１０、２
０および３０は全て同一周波数で作動し、クロック信号
はシステムクロック装置６０から取出し、クロック入力
端子１１、２１および３１をそれぞれ経てサブ回路１
０、２０および３０の各々に供給する。

【００１７】本発明によればこれらクロック入力端子の
各々はシステムクロック装置６０のクロック出力端子に
接続せず、第１サブ回路１０のクロック入力端子１１に
のみ接続する。後段のサブ回路２０および３０のクロッ
ク入力端子の各々はその前段のサブ回路１０および２０
のクロック出力端子１２および２２にそれぞれ接続す
る。サブ回路１０および２０のクロック出力端子１２お
よび２２はサブ回路を経る経路によりクロック入力端子
１１および２１にそれぞれ結合する。これがため、後段
のサブ回路２０および３０の同期化を達成することがで
きる。クロック信号はデータ信号に並列に流れるため、
個別の同期化およびその同調は不必要である。

【００１８】図２には、クロックパルスの可能な性質を
２つのサブ回路間の相互接続と相俟って示す。図中
“Ｈ”は信号の“高”レベルを示し、“Ｌ”は“低”レ
ベルを示す。図２の上側部分に示す入力クロック信号は
１０１は急峻な立上がり縁部１０２および立下がり縁部
１０３並びにほぼ５０％のデューティサイクルを有する
パルスより成る。即ち、クロック信号の“高”周期の長
さはその“低”周期の長さにほぼ等しい。図２の下側部
分には相互接続を行った後の可能な信号形状１１１を示
す。信号の“高”および“低”周期はある過渡を示し、
その立上がり縁部および立下がり縁部１１２、１１３は
一層緩やかな傾斜となり、特にそのデューティサイクル
は増大または減少する。かように一層緩やかな傾斜縁の
ため、デューティサイクルの変化も一層顕著となる。

【００１９】１つ以上のサブ回路を通過する間のクロッ
ク信号の劣化はサブ回路の列の長さに著しい制限を加え
るようになる。特に、クロック信号の１周期が１つのサ
ブ回路を通過するか、またはサブ回路間の相互接続部を
通過するに要する時間に比較し得る長さを有する高周波
数の適用においては、システムは故障するようになる。
図３は相互接続の端部のクロック信号を再生する回路配
置の例を示す。この再生回路は縁部トリガ分周器１２
０、本例では、

【外１】 出力端子をＤ入力端子に接続することにより分周器とし
て切換えられるＤフリップフロップと、その後段に接続
された周波数乗算器１２１、例えばフェーズロックルー
プと、パルス整形器１２２とを具える。他の例では、周
波数乗算器をクロック信号パルスの立上がり縁によりト
リガするとともにその後段に分周器を設ける。

【００２０】好適な例の実行を図４に示す。本例では集
積回路２００は同一周波数の２つの個別のクロック信号
を受信する２つのクロックパルス入力端子２１１ａおよ
び２１１ｂを有するクロック入力端子２１１を具える。
またこの集積回路は多数の他の端子、接着パッドまたは
給電用のピンアウト、制御信号、データ入力端子および
出力端子を具える。２つのクロック入力端子は第１およ
び第２内部パルス発生器２２３および２２４の入力端子
２２１，２２２にそれぞれ接続する。これら内部パルス
発生器２２３および２２４の各々によって集積回路２０
０の回路部に、またはその１部分に内部的に使用するク
ロックパルスφ_i1およびφ_i2を発生する。

【００２１】これらクロックパルスφ_i1およびφ_i2が得
られる出力端子２２５および２２６は接続部２２７およ
び２２８を経てＲＳフリップフロップ２３１のセット入
力端子（Ｓ_n ）およびリセット入力端子（Ｒ_n ）に結合
する。パルス発生器およびＲＳフリップフロップ２３１
間の接続部にはバッファその他の回路を含めることがで
きる。第１内部パルス発生器２２３からＲＳフリップフ
ロップ２３１への接続部２２７には内部クロックパルス
φ_i1用のタップ２１９を設け、回路またはサブ回路のデ
ータ処理部分にパルスを案内する。このタップ２１９を
バッファ回路２２９を経て接続部２２７に結合する。他
の接続部２２８では、第２内部パルス発生器２２４およ
びＲＳフリップフロップ間に等化バッファ回路２３０を
ダミー負荷として追加し、２つの接続部２２７および２
２８間に対称性を達成する。第２内部パルス発生器２２
４からのクロックパルスφ_I2はサブ回路には使用しない
場合にはバッファ回路２３０を設けるがその出力端子は
接続しない。同一の接続部または他の接続部に追加のタ
ップを設けることができる。

【００２２】第１内部パルス発生器２２３の出力端子２
２５をＲＳフリップフロップ２３１のＳ_n 入力端子２３
２に接続し、第２内部パルス発生器２２４の出力端子２
２６をＲ_n 入力端子に結合する。ＲＳフリップフロップ
のＱおよびＱ_n 出力端子２３４および２３５は回路のク
ロック部２１２のクロック出力端子２１２ａおよび２１
２ｂにそれぞれ結合する。ＱおよびＱ_n 出力端子と出力
端子２１２ａおよび２１２ｂ間には一連のバッファを配
列する。内部パルス発生器２２３，２２４およびＲＳフ
リップフロップ２３１の配列によってクロック信号再生
回路２１０を構成し、これからサブ回路２００のクロッ
クパルスをタップ２１９を経て取出す。

【００２３】上述したクロック信号再生回路２１０は次
のように作動する。出発点として、この回路はＲＳフリ
ップフロップ２３１のＱ出力端子２３４が“低”レベル
にあり、Ｑ_n 出力端子２３５が“高”レベルにある常規
作動中１段にあるものとする。クロック入力信号の立上
がり縁が第１内部パルス発生器２２３の入力端子２２１
に到来すると、この内部パルス発生器２２３はその入力
端子２２５に１つのパルスφ_i1を発生する。或は又、こ
のパルス発生器を立下がり縁の発生によってトリガする
ことができる。このパルスφ_i1によって回路をクロック
処理する。またこのパルスφ_i1をＲＳフリップフロップ
２３１のＳ_n 入力端子２３２にも伝送し、従ってＲＳフ
リップフロップ２３１のＱ出力端子は“高”レベルとな
り、Ｑ_n出力端子２３５は“低”レベルとなる。第２内
部パルス発生器２２４ａの入力端子２２２に立上がり縁
が到来すると、パルスφ_i2が発生し、このパルスをＲＳ
フリップフロップ２３１のＲ_n 入力端子に転送されるよ
うになる。これがため、Ｑ出力端子およびＱ_n 出力端子
の状態が保持される。即ち、Ｑ出力端子２３４が“低”
レベルとなり、Ｑ_n 出力端子２３５が“高”レベルとな
る。ＲＳフリップフロップのかかる内部構成のため、Ｓ
_n 入力端子に１パルスが到来した後Ｑ_n 出力端子に対し
状態を変化するには一層時間を必要とし、従ってＱ出力
端子に対し状態を変化し、Ｒ_n 入力端子に１パルスが到
来する際にその逆の状態変化を行う。この特性のため、
発生した出力クロック信号のデューティサイクルは５０
％から変位する。

【００２４】Ｓ_n 入力端子に到来するパルスがそれぞれ
ＱおよびＱ_n 出力端子の状態変化を行うまでの遅延がＲ
_n 入力端子に到来するパルスがそれぞれＱ_n およびＱ出
力端子の状態変化を行うまでの遅延と等しくなるよう
に、使用するＲＳフリップフロップを対称とする場合に
は、ＱおよびＱｎ出力端子の信号はクロック信号として
直接用いることができる。しかし、ＲＳフリップフロッ
プの上述した内部構成のため、これらクロック信号は５
０％のデューティサイクルとはならず、従ってこれら信
号は正確には互いに反転した信号とはならない。

【００２５】クロックパルスφ_i1およびφ_i2が得られる
出力端子２２５および２２６は接続部２２７および２２
８を経てそれぞれＲＳフリップフロップ２３１のセット
入力端子およびリセット入力端子に結合する。入力端子
２１１ａへの立上がり縁の到来から出力端子２１２ａの
状態レベルが変化する瞬時までの遅延が入力端子２１１
ｂから出力端子２１２ｂまでの関連する遅延に殆ど等し
い場合には、各入力端子のクロック信号ＣＬ_i1およびＣ
Ｌ_i2間の位相差を各出力端子のクロック信号ＣＬ_o1およ
びＣＬ_o2に転送する。再生回路の正確な寸法と相俟って
良好に設計されたレイアウトにより位相差のかかる不変
性を良好に達成することができる。かかる回路では入力
クロック信号の周波数および位相差は、クロック信号の
正確な形状およびデューティサイクルが再生回路間の転
送中ほぼ同様に劣化する場合でも完全に保持することが
できる。クロック信号およびデータ信号の信号路はでき
るだけ充分に等しくする必要がある。

【００２６】図４につき説明した回路の種々の箇所にお
けるパルス波形を図５に示す。図中水平軸は時間ｔを示
す。上側の２つの曲線ＣＬ_i1およびＣＬ_i2は第１および
第２内部パルス発生器２２３および２２４の入力端子２
２１および２２２における可能なクロック信号の形状を
示す。両クロック信号は前の回路の同様のパルス発生器
から出発し、且つ通過した同一の相互接続部を有するた
め、２つのクロック信号のパルス形状は同一で大きくな
る。内部パルス発生器２２３および２２４では中側の２
つの曲線で示すようなパルスφ_i1およびφ_i2を発生す
る。パルスφ_i1のタイミングはクロック信号ＣＬ_i1の立
上がり端の１点に同期し、パルスφ_i2のタイミングはク
ロック信号ＣＬ_i2の同様の点に同期する。最後に下側の
２つの曲線は出力クロック端子２１２ａおよび２１２ｂ
で得られる第１および第２出力クロック信号ＣＬ_o1およ
びＣＬ_o2を示す。第１出力クロック信号ＣＬ_o1の立上が
り縁はパルスφ_i1で同期し、立下がり縁はパルスφ_i2で
同期する。第２出力クロック信号ＣＬ_o2は他の手段で同
期させることができ、この際立上がり縁はパルスφ_i2で
トリガし、立下がり縁はパルスφ_i1でトリガする。図５
に△τで示す遅延はパルスがＲ_n 入力端子に到来した後
フリップフロップのＱ_n 出力端子およびＱ出力端子の切
換え間の時間差と、パルスがＳ_n 入力端子に到来した後
Ｑ出力端子およびＱ_n 出力端子の切換え間の関連する時
間差を表わす。図５に示すように、これによりデューテ
ィサイクルが５０％から変位する出力クロックパルスを
生じるようになる。

【００２７】上述した例によれば縁部の急峻度、“高”
および／または“低”周期の長さ、ＲおよびＳ入力端子
の応答時間またはデューティサイクルのような良好なク
ロック出力信号を両出力端子の一方の出力端子で高動作
周波数で得ることができる。しかし、他方の出力端子の
性能は減少し、２つの出力間の対称性が損失されるよう
になる。この対称性を保持するために、例えば、５０％
のデューティサイクルを達成するために、２つの同一の
フリップフロップを用いる必要がある。かかる例を図６
に示し、この図６は図４の単一フリップフロップ２３１
の代わりに２つのＲＳフリップフロップ２４１および２
４２を用いる点以外は図４と同一である。従って図４に
示す所と同一の部分には同一の符号を付して示し、その
詳細な説明は省略する。従ってその説明は図４を参照さ
れたい。

【００２８】第１内部パルス発生器２２３の出力端子２
２５は第１ＲＳフリップフロップ２４１のＳ入力端子２
４３に結合するとともに第２ＲＳフリップフロップ２４
２のＲ入力端子２４６に結合する。第２内部パルス発生
器２２４の出力端子２２６は第２ＲＳフリップフロップ
２４２のＳ入力端子２４４に結合するとともに第１ＲＳ
フリップフロップ２４１のＲＳ入力端子２４５に結合す
る。これら２つのＲＳフリップフロップのＱ出力端子２
４７および２４８は回路のクロック出力部２１２のクロ
ック出力端子２１２ａおよび２１２ｂにそれぞれ結合す
る。

【００２９】本例のクロック再生回路は次に示すように
作動する。再び出発点として、第１ＲＳフリップフロッ
プ２４１のＱ出力端子が“低”レベルであり、第２ＲＳ
フリップフロップ２４２のＱ出力端子が“高”レベルに
あるものとする。第１内部パルス発生器２２３の入力端
子２２１にクロック入力信号の立上がり縁が到来する
と、このパルス発生器はその出力端子２２５にパルスφ
_i1を発生する。このパルスφ_i1は回路をクロック動作さ
せるとともに第１ＲＳフリップフロップ２４１のＳ入力
端子および第２ＲＳフリップフロップ２４２のＲ入力端
子に転送される。従って、第１ＲＳフリップフロップ２
４１のＱ出力端子は“高”レベルとなり、第２ＲＳフリ
ップフロップ２４２のＱ出力端子は“低”レベルとな
る。第２内部パルス発生器２２４の入力端子２２２に立
上がり縁が到来すると、パルスφ_i2が発生し、このパル
スは第１ＲＳフリップフロップ２４１のＲ入力端子およ
び第２ＲＳフリップフロップ２４２のＳ入力端子に転送
される。これがため、両ＲＳフリップフロップのＱ出力
端子の状態は保持され、即ち、第１ＲＳフリップフロッ
プ２４１のＱ出力端子は“低”レベルとなり、第２ＲＳ
フリップフロップ２４２のＱ出力端子は“高”レベルと
なる。

【００３０】また、本例は、Ｓ入力端子に到来するパル
スがそれぞれＱおよび

【外２】 出力端子の状態変化を行うまでの遅延がＲ入力端子に到
来するパルスがそれぞれ

【外３】 およびＱ出力端子の状態変化を行うまでの遅延と等しく
なるように、ＲＳフリップフロップが対称とならない場
合に５０％デューティサイクルを達成するために用いる
ことができる。

【００３１】２つの集積回路３１０および３３０を縦続
接続したものを図７に示す。簡単のために、クロック信
号に関連する接続部のみを示し、データおよび電力接続
部は省略して図示しない。これら２つの集積回路３１０
および３３０はクロックパルスを発生するシステムクロ
ック装置３００によりクロック処理する。これらクロッ
クパルスは第１ＮＡＮＤゲート３０３の第１入力端子に
供給するとともにインバータ３０１で反転した後第２Ｎ
ＡＮＤゲート３０２の第１入力端子に供給する。両ＮＡ
ＮＤゲートの第２入力端子は他のＮＡＮＤゲートの出力
端子に接続し、これにより両出力端子を同時に“高”レ
ベルにして禁止する。両ＮＡＮＤゲートの出力信号は第
１集積回路３１０のクロック入力端子３１１に供給す
る。これら信号はクロック再生回路３１２により再生し
その出力端子３１３からクロック信号をタップにより取
出して集積回路３１０の第１データ処理サブ回路３１４
を同期化する。

【００３２】第１クロック再生回路のクロック出力端子
をオンチップ相互接続部３１５を経て同一の集積回路の
第２クロック再生回路３１６のクロック入力端子に接続
する。この第２クロック再生回路３１６のタップ３１７
を用いて第２サブ回路３１８をクロック処理する。図示
の実施例に示すように、集積回路３１０は第３クロック
再生回路３２０および第３データ処理サブ回路３２２を
具える。このサブ回路３２２はタップ３２１を経て第３
クロック再生回路か同期化する。第３クロック再生回路
３２０の入力端子はオンチップ相互接続部３１９を経て
第２クロック再生回路３１６の出力端子に結合する。

【００３３】第３クロック再生回路３２０のクロック出
力端子はオフチップ接続部３２５を経て第２集積回路３
３０のクロック入力端子に結合する。この第２クロック
再生回路は例えば１つのデータ処理回路３３３および１
つのクロック再生回路３３１を具える。

【図面の簡単な説明】

【図１】本発明回路配置の構成を示すブロック回路図で
ある。

【図２】クロックパルスの可能な劣化を示す波形説明図
である。

【図３】クロックパルスを再生する回路を示すブロック
回路図である。

【図４】１つ以上の入力信号を用いるクロック信号再生
回路の１例を線図的に示すブロック回路図である。

【図５】図４の回路の作動を示すためにこの回路のクロ
ック信号の数個のタイミングダイアグラムを示す波形説
明図である。

【図６】クロック信号再生回路の他の例を線図的に示す
ブロック回路図である。

【図７】クロック信号再生回路の中間セットを有するサ
ブ回路の列を示すブロック回路図である。

【符号の説明】

１０，２０，３０ デコーダ（サブ回路） １１，２１，３１ クロック入力端子 １２，２２ クロック出力端子 １３，２３．３３ データ入力端子 １４，２４，３４ データ出力端子 ４０ 入力回路 ４３ データ入力端子 ５０ 出力回路 ５３ 入力端子 １２０ 縁部トリガ分周器 １２１ 周波数乗算器 １２２ パルス整形器 ２００ 集積回路 ２１０ クロック信再生回路 ２１１ クロック入力端子 ２１２ クロック出力端子 ２２３ 第１内部パネル発生器 ２２４ 第２内部パネル発生器 ２２７，２２８ 接続部 ２１９ タップ ２２９，２３０ バッファ回路 ２３１，２４１，２４２ ＲＳフリップフロップ ２３２ Ｓ_n 入力端子 ２３３ Ｒ_n 入力端子 ２３４ Ｑ出力端子 ２３５ Ｑ_n 出力端子 ２４３，２４４ Ｓ入力端子 ２４５，２４６ Ｒ入力端子 ２４７，２４８ Ｑ出力端子 ３００ システムクロック ３０１ インバータ ３０２ 第２ＮＡＮＤゲート ３０３ 第１ＮＡＮＤゲート ３１０ 第１集積回路 ３１１ クロック入力端子 ３１２ クロック発生回路 ３１４ 第１データ処理サブ回路 ３１５，３１９ オンチップ相互接続部 ３１６ 第２クロック発生回路 ３１８ 第２サブ回路 ３２０ 第３サブ回路 ３２２ 第３データ処理サブ回路 ３２５ オフチップ相互接続部 ３３０ 第２集積回路 ３３１ クロック再生回路 ３３３ データ処理回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 データ処理用の複数のサブ回路（１０，
   ２０，３０）を具え、これらサブ回路にはクロック信号
   を受信してサブ回路（１０，２０，３０）の作動を同期
   化するクロック信号入力端子（１１，２１，３１）を設
   けるようにしたデータ処理回路配置において、前記サブ
   回路（１０）を経てそのクロック信号入力端子（１１）
   に結合されたクロック信号出力端子（１２）を有する少
   なくとも１つのサブ回路（１０）を具え、前記クロック
   信号出力端子（１２）を他のサブ回路のクロック信号入
   力端子（２１）に結合するようにしたことを特徴とする
   データ処理回路配置。
2. 【請求項２】 前記クロック信号出力端子（１２）は前
   記他のサブ回路の前記クロック信号入力端子（２１）に
   結合された出力端子を有するクロック信号再生回路（１
   ２０−１２２）の入力端子に結合するようにしたことを
   特徴とする請求項１に記載のデータ処理回路配置。
3. 【請求項３】 前記クロック信号再生回路（１２０−１
   ２２）は前記他のサブ回路のクロック信号入力部分に設
   けるようにしたことを特徴とする請求項２に記載のデー
   タ処理回路配置。
4. 【請求項４】 データ処理用の一連のサブ回路を具え、
   この一連のサブ回路の各サブ回路は次のサブ回路（２
   ０，３０）のデータ入力端子（２３，３３）に結合され
   たデータ出力端子（１４，２４）を有し、さらに、一連
   のサブ回路の各サブ回路（１０，２０）は次のサブ回路
   のクロック信号入力端子（２１，３１）に結合されたク
   ロック信号出力端子（１２，２２）を有することを特徴
   とする請求項１，２または３に記載のデータ処理回路配
   置。
5. 【請求項５】 クロック信号再生回路のクロック信号入
   力端子（２１１）は互いに周波数関係を有する関連する
   複数のクロック信号を供給する複数のクロック信号入力
   端子（２１１ａ，２１１ｂ）を具え、このクロック信号
   再生回路はクロック信号の特徴を検出する検出手段（２
   ２３，２２４）および前記特徴の発生から取出したパラ
   メータを有するクロック信号を再生するパルス発生手段
   （２３１，２４１，２４２）を具えることを特徴とする
   請求項１，２または３に記載のデータ処理回路配置。
6. 【請求項６】 前記クロック信号再生回路（２１０）は
   それぞれ等しい数の入力端子（２１１ａ，２１１ｂ）お
   よび出力端子（２１２ａ，２１２ｂ）を具え、且つ前記
   クロック信号再生回路はその入力端子（２１１ａ，２１
   １ｂ）で得られるクロック信号間の周波数および位相関
   係に等しい周波数および位相関係を有するクロック信号
   を再生し得るように配列することを特徴とする請求項５
   に記載のデータ処理回路配置。
7. 【請求項７】 前記クロック信号再生回路（２１０）は
   第１および第２入力クロック信号用の２つの入力端子
   （２１１ａ，２１１ｂ）と、第１および第２出力クロッ
   ク信号用の２つの出力端子（２１２ａ，２１２ｂ）をそ
   れぞれ具え、且つ、前記検出手段（２２３、２２４）は
   前記入力クロック信号の一方の型の特徴が現われるのを
   検出するように配列し、さらに、前記パルス発生手段
   （２３１，２４１，２４２）は前記第１クロック信号の
   一方の型の特徴の発生に応答して第１出力クロック信号
   に立上がり縁を発生するとともに第２クロック信号に立
   下がり縁を発生するとともに前記第２クロック信号の一
   方の型の特徴の発生に応答して第１出力クロック信号に
   立下がり縁を発生するとともに第２クロック信号に立下
   がり縁を発生するように配列することを特徴とする請求
   項５または６に記載のデータ処理回路配置。
8. 【請求項８】 サブ回路（３２３）およびクロック信号
   再生回路配置（３２１）を単一半導体集積回路（３２
   ０）に集積化するようにしたことを特徴とする請求項２
   〜７の何れかの項に記載のデータ処理回路配置。
9. 【請求項９】 複数のサブ回路（３１４，３１８，３２
   ２）およびクロック信号再生回路（３１１，３１６，３
   ２０）を単一集積回路（３１０）に集積化するようにし
   たことを特徴とする請求項８に記載のデータ処理回路配
   置。
10. 【請求項１０】 データ処理用の少なくとも１つのサブ
    回路と、少なくとも１つのクロック信号再生回路とを具
    える請求項２〜７の何れかの項に記載の回路配置に適用
    するに好適の集積回路。