JPH04233219A - 半導体デバイスからなる製品の製造方法 - Google Patents
半導体デバイスからなる製品の製造方法Info
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
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- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に半導体
層をエピタキシャル成長させる工程を含む半導体デバイ
スの製造方法に関する。
層をエピタキシャル成長させる工程を含む半導体デバイ
スの製造方法に関する。
【０００２】
【従来の技術】現在実用化されているＳｉ系半導体デバ
イスの製造方法は殆ど例外なく、単結晶基板（一般的に
、Ｓｉ基板）上に単結晶Ｓｉをエピタキシャル成長させ
る工程を含む。様々な成長方法が知られている。これら
の方法のうち、分子線エピタキシャル成長法（ＭＢＥ）
は、真空チャンバ内で、基板を１種類以上の原子または
分子種のフラックスに暴露する工程を含む。所定の種の
フラックスは、例えば、多量の溶融Ｓｉからなる源から
供給される。しかし、ＭＢＥは化合物半導体デバイスの
製造には有用性が見い出されているが、現在までのとこ
ろ、Ｓｉ系デバイスの製造には然程の有用性は発見され
ていない。これは少なくとも一部分は、ＳｉＭＢＥにお
ける、いわゆる“ドーピング問題”に起因する。
イスの製造方法は殆ど例外なく、単結晶基板（一般的に
、Ｓｉ基板）上に単結晶Ｓｉをエピタキシャル成長させ
る工程を含む。様々な成長方法が知られている。これら
の方法のうち、分子線エピタキシャル成長法（ＭＢＥ）
は、真空チャンバ内で、基板を１種類以上の原子または
分子種のフラックスに暴露する工程を含む。所定の種の
フラックスは、例えば、多量の溶融Ｓｉからなる源から
供給される。しかし、ＭＢＥは化合物半導体デバイスの
製造には有用性が見い出されているが、現在までのとこ
ろ、Ｓｉ系デバイスの製造には然程の有用性は発見され
ていない。これは少なくとも一部分は、ＳｉＭＢＥにお
ける、いわゆる“ドーピング問題”に起因する。
【０００３】エピタキシャル材料成長の他の公知方法（
例えば、ＣＶＤ）と対照的に、ＭＢＥは高基板温度を全
く必要としない。しかし、数単層厚さよりも多い単結晶
エピタキシャルＳｉは、基板温度Ｔｓ がＴｅｐｉ 〜
３００℃以上の温度である場合、ＭＢＥによってのみ成
長させることができるものと一般的に信じられている。 例えば、商業的に重要な成長条件は、少なくとも約４５
０℃のＴｓ を含む。
例えば、ＣＶＤ）と対照的に、ＭＢＥは高基板温度を全
く必要としない。しかし、数単層厚さよりも多い単結晶
エピタキシャルＳｉは、基板温度Ｔｓ がＴｅｐｉ 〜
３００℃以上の温度である場合、ＭＢＥによってのみ成
長させることができるものと一般的に信じられている。 例えば、商業的に重要な成長条件は、少なくとも約４５
０℃のＴｓ を含む。
【０００４】当業者に周知なように、少なくとも一部分
は、Ｓｉ基板表面におけるドーパント原子の表面偏析に
起因して、従来のＭＢＥ法では、一般的に、約１０１８
ｃｍ−３以上の電気的に活性なドーパント濃度を有する
Ｓｉを作成することはできなかった。これに対し、１０
１８あるいは１０１９ｃｍ−３以上のレベルにまでドー
プされたデバイス用エピタキシャルＳｉをＭＢＥにより
作成できることが強く望まれている。その理由は、この
ような高ドープＳｉが例えば、高速バイポーラトランジ
スタ用として極めて有望だからである。
は、Ｓｉ基板表面におけるドーパント原子の表面偏析に
起因して、従来のＭＢＥ法では、一般的に、約１０１８
ｃｍ−３以上の電気的に活性なドーパント濃度を有する
Ｓｉを作成することはできなかった。これに対し、１０
１８あるいは１０１９ｃｍ−３以上のレベルにまでドー
プされたデバイス用エピタキシャルＳｉをＭＢＥにより
作成できることが強く望まれている。その理由は、この
ような高ドープＳｉが例えば、高速バイポーラトランジ
スタ用として極めて有望だからである。
【０００５】例えば、≒３５０℃出来れば３００℃程度
の低基板温度で単結晶エピタキシャルＳｉを成長させる
可能性は半導体デバイス製造にとって極めて興味深いこ
とである。例えば、エッチ・ジョーク（Ｈ．Ｊｏｒｋｅ
） らの“アップライド フィジックスレタース（Ａ
ｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ） ”
，Ｖｏｌ．５４（９）、８１９〜８２１頁（１９８９年
）には、低成長温度の利点として次の３点が列挙されて
いる。 （ｉ） 電子デバイスの製造に必要な追加工程との全体
的な適合性が増大される； （ｉｉ）３次元成長の傾向の抑制とヘテロ構造成長にお
ける混合方法；および、 （ｉｉｉ） 動力学的限界により多数のドーパントの通
常の成長温度で認められる表面偏析の低下。
の低基板温度で単結晶エピタキシャルＳｉを成長させる
可能性は半導体デバイス製造にとって極めて興味深いこ
とである。例えば、エッチ・ジョーク（Ｈ．Ｊｏｒｋｅ
） らの“アップライド フィジックスレタース（Ａ
ｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ） ”
，Ｖｏｌ．５４（９）、８１９〜８２１頁（１９８９年
）には、低成長温度の利点として次の３点が列挙されて
いる。 （ｉ） 電子デバイスの製造に必要な追加工程との全体
的な適合性が増大される； （ｉｉ）３次元成長の傾向の抑制とヘテロ構造成長にお
ける混合方法；および、 （ｉｉｉ） 動力学的限界により多数のドーパントの通
常の成長温度で認められる表面偏析の低下。
【０００６】低温ＭＢＥ成長法の潜在的利点はＳｉに限
定されない。この利点は、少なくとも或る程度までは、
ＧａＡｓおよびＩｎＰのようなＩＩＩ−Ｖ 族化合物半
導体にも存在するであろう。
定されない。この利点は、少なくとも或る程度までは、
ＧａＡｓおよびＩｎＰのようなＩＩＩ−Ｖ 族化合物半
導体にも存在するであろう。
【０００７】前記のジョークらの論文には、２００〜３
５０℃のＴｓ で非計画的にドープされた０．１μｍの
Ｓｉキャップ層が堆積された（１００）Ｓｉ上にＳｂの
単層（１０１５ｃｍ−２）を堆積させたことが報告され
ている。 最低温度は非晶質キャップ層を生成し、Ｔｓ ≧２５０
℃では結晶質Ｓｉが生成されたと報告されている。室温
における電気的に活性なドーパント原子の部分は堆積温
度Ｔｓ の低下につれて低下すると報告されている。例
えば、Ｔｓ ＝３５０℃の場合、０．８１であり、Ｔｓ
＝２００℃の場合、約０．４５であった。
５０℃のＴｓ で非計画的にドープされた０．１μｍの
Ｓｉキャップ層が堆積された（１００）Ｓｉ上にＳｂの
単層（１０１５ｃｍ−２）を堆積させたことが報告され
ている。 最低温度は非晶質キャップ層を生成し、Ｔｓ ≧２５０
℃では結晶質Ｓｉが生成されたと報告されている。室温
における電気的に活性なドーパント原子の部分は堆積温
度Ｔｓ の低下につれて低下すると報告されている。例
えば、Ｔｓ ＝３５０℃の場合、０．８１であり、Ｔｓ
＝２００℃の場合、約０．４５であった。
【０００８】Ｓｉ基板上にドープトエピタキシャルＳｉ
層を形成する公知の方法は固相エピタキシャル成長法（
ＳＰＥ）である。この方法は一般的に、Ｓｉ表面にドー
パント層を堆積し、続いて、その上に非晶質Ｓｉ層を堆
積し、非晶質層が結晶質層中に転位するように、この積
層物を加熱する。ＳＰＥは比較的高濃度（１０１９ｃｍ
−３あるいはこれ以上）にドープされたＳｉを生成でき
ると断言されている。しかし、ドーパント原子は通常、
電気的に不活性であり、このため、この方法は一般的に
、高温（例えば、＞７００℃）加熱手段によりドーパン
トを活性化しなければならない。この高温加熱工程によ
り、この方法はシャープなドーパントプロファイルを生
成するのに不向きである。“シャープ”なプロファイル
という用語は、最大ドーパント濃度の１０％〜９０％ま
での転位がせいぜい１０ｎｍの範囲内で生起するような
プロファイルを意味する。
層を形成する公知の方法は固相エピタキシャル成長法（
ＳＰＥ）である。この方法は一般的に、Ｓｉ表面にドー
パント層を堆積し、続いて、その上に非晶質Ｓｉ層を堆
積し、非晶質層が結晶質層中に転位するように、この積
層物を加熱する。ＳＰＥは比較的高濃度（１０１９ｃｍ
−３あるいはこれ以上）にドープされたＳｉを生成でき
ると断言されている。しかし、ドーパント原子は通常、
電気的に不活性であり、このため、この方法は一般的に
、高温（例えば、＞７００℃）加熱手段によりドーパン
トを活性化しなければならない。この高温加熱工程によ
り、この方法はシャープなドーパントプロファイルを生
成するのに不向きである。“シャープ”なプロファイル
という用語は、最大ドーパント濃度の１０％〜９０％ま
での転位がせいぜい１０ｎｍの範囲内で生起するような
プロファイルを意味する。
【０００９】
【発明が解決しようとする課題】比較的低い基板温度に
おける前記のエピタキシャル成長法の利点に鑑み、エピ
タキシャル成長法の限界厚さ（ｈｅｐｉ ）よりも厚い
（ドープされている、またはドープされていない）単結
晶エピタキシャル半導体層を形成できる低温ＭＢＥ成長
法を開発することが極めて望ましい。更に、極めて狭い
δ−ドーピングプロファイルを含めてシャープなドーピ
ングプロファイルを有し、また、概ね全てのドーパント
原子が室温で電気的に活性である、高濃度にドープされ
た単結晶エピタキシャルＳｉおよびその他の半導体層を
形成するのに使用できるＭＢＥ成長法の開発も極めて望
ましい。
おける前記のエピタキシャル成長法の利点に鑑み、エピ
タキシャル成長法の限界厚さ（ｈｅｐｉ ）よりも厚い
（ドープされている、またはドープされていない）単結
晶エピタキシャル半導体層を形成できる低温ＭＢＥ成長
法を開発することが極めて望ましい。更に、極めて狭い
δ−ドーピングプロファイルを含めてシャープなドーピ
ングプロファイルを有し、また、概ね全てのドーパント
原子が室温で電気的に活性である、高濃度にドープされ
た単結晶エピタキシャルＳｉおよびその他の半導体層を
形成するのに使用できるＭＢＥ成長法の開発も極めて望
ましい。
【００１０】
【課題を解決するための手段】広い観点からすれば、本
発明は半導体デバイスからなる製品の製造方法に関する
。この方法は、従来技術で一般的に使用されている基板
温度よりもかなり低い基板温度Ｔｓ でエピタキシャル
（ドープされた、または非計画的にドープされた）単結
晶半導体層を成長させることからなる。
発明は半導体デバイスからなる製品の製造方法に関する
。この方法は、従来技術で一般的に使用されている基板
温度よりもかなり低い基板温度Ｔｓ でエピタキシャル
（ドープされた、または非計画的にドープされた）単結
晶半導体層を成長させることからなる。
【００１１】別の広い観点からすれば、本発明は半導体
デバイスの製造方法に関する。この方法は、比較的険し
いドーパントプロファイルを有し、および／または、従
来技術では達成不可能な活性化ドーパント原子濃度を有
する、高濃度にドープされたエピタキシャル単結晶半導
体材料（好ましくは、Ｓｉ）を成長させることからなる
。
デバイスの製造方法に関する。この方法は、比較的険し
いドーパントプロファイルを有し、および／または、従
来技術では達成不可能な活性化ドーパント原子濃度を有
する、高濃度にドープされたエピタキシャル単結晶半導
体材料（好ましくは、Ｓｉ）を成長させることからなる
。
【００１２】本発明の代表的な実施例は、大きな面を有
する単結晶半導体本体を準備し、この本体を所定のＴｓ
温度に維持し、そして、前記大きな面を少なくとも１
個の原子または分子種の流れに暴露し、単結晶エピタキ
シャル半導体層を前記面の少なくとも一部分の上に所定
の速度で生成させることからなる。重要な点は、Ｔｓ
が４００℃または３５０℃出来れば３００℃未満であり
、半導体層の厚さが、所定のＴｓ に付随する厚さｈｅ
ｐｉ 未満か、またはこれと同等であることである。流
れは例えば、層の堆積に必要な期間中ずっと、単一種（
例えば、Ｓｉ）または二種類以上の種（例えば、Ｓｉお
よびＩｎ）からなる。これら何れも、非計画的にドープ
された、または、均一にドープされた層を形成する。
する単結晶半導体本体を準備し、この本体を所定のＴｓ
温度に維持し、そして、前記大きな面を少なくとも１
個の原子または分子種の流れに暴露し、単結晶エピタキ
シャル半導体層を前記面の少なくとも一部分の上に所定
の速度で生成させることからなる。重要な点は、Ｔｓ
が４００℃または３５０℃出来れば３００℃未満であり
、半導体層の厚さが、所定のＴｓ に付随する厚さｈｅ
ｐｉ 未満か、またはこれと同等であることである。流
れは例えば、層の堆積に必要な期間中ずっと、単一種（
例えば、Ｓｉ）または二種類以上の種（例えば、Ｓｉお
よびＩｎ）からなる。これら何れも、非計画的にドープ
された、または、均一にドープされた層を形成する。
【００１３】別法として、流れは最初、単一種（例えば
、Ｓｉ）からなり、続いて、短期間の間、別の単一種（
例えば、Ｇａ）の流れを使用し、その後、続いて、最初
の単一種の流れに戻し、δ−ドープト層を形成すること
もできる。当然、その他の一連の組み合わせも可能であ
り、これは当業者に自明である。例えば、成長過程の最
終部分で、２種類の種からなる流れ（例えば、Ｓｉおよ
びＳｂ）に暴露し、ｐ−ｎ接合を形成することもできる
。
、Ｓｉ）からなり、続いて、短期間の間、別の単一種（
例えば、Ｇａ）の流れを使用し、その後、続いて、最初
の単一種の流れに戻し、δ−ドープト層を形成すること
もできる。当然、その他の一連の組み合わせも可能であ
り、これは当業者に自明である。例えば、成長過程の最
終部分で、２種類の種からなる流れ（例えば、Ｓｉおよ
びＳｂ）に暴露し、ｐ−ｎ接合を形成することもできる
。
【００１４】本発明の特定の実施例では、半導体本体は
Ｓｉ本体またはＩＩＩ−Ｖ 族化合物半導体本体（例え
ば、ＧａＡｓ，ＩｎＳｂ，ＡｌＧａＡｓ，ＩｎＧａＡｓ
Ｐ）であり、この方法は、≦ｈｅｐｉ の厚さを有する
半導体層を形成した後、エピタキシャル層を有する本体
を短時間熱アニール（ＲＴＡ）処理し、最初のエピタキ
シャル半導体層上に、厚さが≦ｈｅｐｉ の第２の単結
晶エピタキシャル層を形成する工程を更に含む。この堆
積およびＲＴＡ方法は、所望の堆積厚さが得られるまで
繰り返し行うことができる。
Ｓｉ本体またはＩＩＩ−Ｖ 族化合物半導体本体（例え
ば、ＧａＡｓ，ＩｎＳｂ，ＡｌＧａＡｓ，ＩｎＧａＡｓ
Ｐ）であり、この方法は、≦ｈｅｐｉ の厚さを有する
半導体層を形成した後、エピタキシャル層を有する本体
を短時間熱アニール（ＲＴＡ）処理し、最初のエピタキ
シャル半導体層上に、厚さが≦ｈｅｐｉ の第２の単結
晶エピタキシャル層を形成する工程を更に含む。この堆
積およびＲＴＡ方法は、所望の堆積厚さが得られるまで
繰り返し行うことができる。
【００１５】ＲＴＡのＴａ における最大温度（Ｔａ
）および時間（ｔａ ）並びにＲＴＡに付随する加熱速
度および冷却速度は、殆どバルク拡散がなく、および／
または、応力緩和が起こるように選択され、また、相当
量の表面拡散を起こすことができるように選択される。 例えば、４５０≦Ｔａ ≦６００℃、ｔａ ＜６０秒お
よび加熱速度および冷却速度は、Ｔｓ およびＴａ 間
の転移が概ねせいぜい６０秒以内に完了するようなもの
である。本発明により生成された化合物半導体材料（例
えば、ＧａＡｓ）は例えば、高速光検出器において都合
良く使用される。なぜなら、このようにして生成された
材料の移動電荷キャリアは一般的に、比較的短い寿命（
≒１００ピコ秒、場合により１０ピコ秒）を有するから
である。
）および時間（ｔａ ）並びにＲＴＡに付随する加熱速
度および冷却速度は、殆どバルク拡散がなく、および／
または、応力緩和が起こるように選択され、また、相当
量の表面拡散を起こすことができるように選択される。 例えば、４５０≦Ｔａ ≦６００℃、ｔａ ＜６０秒お
よび加熱速度および冷却速度は、Ｔｓ およびＴａ 間
の転移が概ねせいぜい６０秒以内に完了するようなもの
である。本発明により生成された化合物半導体材料（例
えば、ＧａＡｓ）は例えば、高速光検出器において都合
良く使用される。なぜなら、このようにして生成された
材料の移動電荷キャリアは一般的に、比較的短い寿命（
≒１００ピコ秒、場合により１０ピコ秒）を有するから
である。
【００１６】本発明の更に別の実施例では、半導体本体
はＳｉ本体であり、Ｔｓ ≒３５０℃であり、（厚さが
≦ｈｅｐｉ の）エピタキシャル層は、エピタキシャル
層の形成中に少なくとも何度かは、Ｓｂ，Ｇａ，Ｉｎ，
Ｂ，ＡｓおよびＰからなる群から選択されるドーパント
種とＳｉの両成分からなる粒子流に半導体本体の大きな
面を暴露することにより形成されたドープトＳｉからな
る。Ｓｉ対ドーパント種の比率は、堆積材料のドープト
部分における最大ドーパント濃度が少なくとも１０１８
出来れば１０１９ｃｍ−３であるように選択される。重
要なことは、エピタキシャル層中の概ね全て（５０％超
、好ましくは８５％超、出来れば９０％）のドーパント
原子が室温（２０℃）で電気的に活性であり、成長後の
高温（＞７５０℃）活性化工程を必要としないことであ
る。
はＳｉ本体であり、Ｔｓ ≒３５０℃であり、（厚さが
≦ｈｅｐｉ の）エピタキシャル層は、エピタキシャル
層の形成中に少なくとも何度かは、Ｓｂ，Ｇａ，Ｉｎ，
Ｂ，ＡｓおよびＰからなる群から選択されるドーパント
種とＳｉの両成分からなる粒子流に半導体本体の大きな
面を暴露することにより形成されたドープトＳｉからな
る。Ｓｉ対ドーパント種の比率は、堆積材料のドープト
部分における最大ドーパント濃度が少なくとも１０１８
出来れば１０１９ｃｍ−３であるように選択される。重
要なことは、エピタキシャル層中の概ね全て（５０％超
、好ましくは８５％超、出来れば９０％）のドーパント
原子が室温（２０℃）で電気的に活性であり、成長後の
高温（＞７５０℃）活性化工程を必要としないことであ
る。
【００１７】本発明によれば、任意の厚さの高濃度にド
ープされた（ドーパント濃度が＞１０１８ｃｍ−３）エ
ピタキシャルＳｉ層は前記の多工程方法と類似の方法に
より生成できるが、粒子流の組成は、必要なドーパント
濃度のＳｉが堆積されるように調整されている。Ｓｉ中
の商業的に有用な全てのドーパントのバルク拡散速度は
常用のＴａ では極めて低いので、本発明の方法により
極めてシャープなドーパントプロファイルを形成するこ
とができる。更に、薄い（≦ｈｅｐｉ ）、高濃度（≧
１０１９ｃｍ−３）にドープされたエピタキシャルＳｉ
を成長させることができる。この場合、ドーパント原子
は室温でほぼ完全（＞９０％）に活性化されている。こ
のような層は反対の導電形のエピタキシャルＳｉ層によ
り被覆することができる。このような層構造物を有する
基板を二次加工し、従来技術では達成不可能な特性を有
するデバイス（例えば、バイポーラトランジスタ）を製
造することができる。例えば、このようなデバイスは比
較的薄い（例えば、≦５０ｎｍ）基板を有する。この基
板は、（例えば、Ｇａ，Ｉｎ，Ｓｂ，Ｂ，ＡｓまたはＰ
で）≧１０１９ｃｍ−３のレベルにまで高濃度にドープ
されており、この場合、ドーパント種の少なくとも９０
％は室温で電気的に活性である。
ープされた（ドーパント濃度が＞１０１８ｃｍ−３）エ
ピタキシャルＳｉ層は前記の多工程方法と類似の方法に
より生成できるが、粒子流の組成は、必要なドーパント
濃度のＳｉが堆積されるように調整されている。Ｓｉ中
の商業的に有用な全てのドーパントのバルク拡散速度は
常用のＴａ では極めて低いので、本発明の方法により
極めてシャープなドーパントプロファイルを形成するこ
とができる。更に、薄い（≦ｈｅｐｉ ）、高濃度（≧
１０１９ｃｍ−３）にドープされたエピタキシャルＳｉ
を成長させることができる。この場合、ドーパント原子
は室温でほぼ完全（＞９０％）に活性化されている。こ
のような層は反対の導電形のエピタキシャルＳｉ層によ
り被覆することができる。このような層構造物を有する
基板を二次加工し、従来技術では達成不可能な特性を有
するデバイス（例えば、バイポーラトランジスタ）を製
造することができる。例えば、このようなデバイスは比
較的薄い（例えば、≦５０ｎｍ）基板を有する。この基
板は、（例えば、Ｇａ，Ｉｎ，Ｓｂ，Ｂ，ＡｓまたはＰ
で）≧１０１９ｃｍ−３のレベルにまで高濃度にドープ
されており、この場合、ドーパント種の少なくとも９０
％は室温で電気的に活性である。
【００１８】当業者に理解されるように、本発明による
低温成長工程に続いて、常用の二次加工処理を再開させ
ることができる。このようにして、所望の製品（例えば
、ＩＣ）が得られる。常用の二次加工工程は例えば、約
４５０℃以上の温度による別のＭＢＥ成長、注入、光リ
ソグラフィ、エッチング、メタライゼーションおよびパ
ッケージングなどである。
低温成長工程に続いて、常用の二次加工処理を再開させ
ることができる。このようにして、所望の製品（例えば
、ＩＣ）が得られる。常用の二次加工工程は例えば、約
４５０℃以上の温度による別のＭＢＥ成長、注入、光リ
ソグラフィ、エッチング、メタライゼーションおよびパ
ッケージングなどである。
【００１９】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。当業者に公知なように、デバイスの製造へ
の応用を著しく妨げる、ＭＢＥにおける主要な問題点の
うちの一つは、ドーパントの加入およびコントロールの
困難性である。このことはＳｉの場合に特に当てはまり
、特に、Ｇａ，Ｉｎ，Ｓｂ，ＡｓまたはＰのような常用
のドーパントばかりでなく、或る程度まではｐ−形ドー
パントのＢについても該当する。慣例上、Ｓｉ（１００
）上におけるＳｉのＭＢＥ成長は少なくとも約４５０℃
のＴｓ において実施されている。このような温度にお
けるＳｉ中へのドーパント加入は偏析により左右される
。偏析は≒４００℃のＴｓ により避けられることが知
られている。しかし、前記に述べたように、従来技術の
結果は、Ｔｓ が≒４００℃の場合、一般的に、ドーパ
ント原子の極く僅かな部分しか電気的に活性でないこと
を示している。
に説明する。当業者に公知なように、デバイスの製造へ
の応用を著しく妨げる、ＭＢＥにおける主要な問題点の
うちの一つは、ドーパントの加入およびコントロールの
困難性である。このことはＳｉの場合に特に当てはまり
、特に、Ｇａ，Ｉｎ，Ｓｂ，ＡｓまたはＰのような常用
のドーパントばかりでなく、或る程度まではｐ−形ドー
パントのＢについても該当する。慣例上、Ｓｉ（１００
）上におけるＳｉのＭＢＥ成長は少なくとも約４５０℃
のＴｓ において実施されている。このような温度にお
けるＳｉ中へのドーパント加入は偏析により左右される
。偏析は≒４００℃のＴｓ により避けられることが知
られている。しかし、前記に述べたように、従来技術の
結果は、Ｔｓ が≒４００℃の場合、一般的に、ドーパ
ント原子の極く僅かな部分しか電気的に活性でないこと
を示している。
【００２０】従来技術の結果とは対照的に、比較的高い
濃度（≒１０１８，５×１０１８、出来れば１０１９ｃ
ｍ−３）にドープされた単結晶エピタキシャルＳｉをＭ
ＢＥで製造することができ、この場合、殆ど全てのドー
パント種が電気的に活性であることが発見された。
濃度（≒１０１８，５×１０１８、出来れば１０１９ｃ
ｍ−３）にドープされた単結晶エピタキシャルＳｉをＭ
ＢＥで製造することができ、この場合、殆ど全てのドー
パント種が電気的に活性であることが発見された。
【００２１】図１は０．０７ｎｍ／秒の堆積速度におけ
る、温度の関数としての、Ｓｉの限界エピタキシャル厚
さ（ｈｅｐｉ ）に関する一例のデータを示す特性図で
ある。その他の堆積速度でも似たような結果が得られる
。 従って、当業者ならば所望の任意の堆積速度におけるデ
ータを簡単に得ることができる。図１のデータは、次の
ようにして成長された一連の層から得られた。真空チャ
ンバ（圧力が≒１０−９Ｔｏｒｒ）内で、（１００）Ｓ
ｉウエハを９００℃で加熱し、酸化物を除去し、Ｓｉ緩
衝層を８００℃、０．０７ｎｍ／秒で成長させ、厚さ０
．８ｎｍのＧｅ含有マーカー層を５００℃、０．０１ｎ
ｍ／秒で成長させ、続いて、厚さ１５０ｎｍのＳｉを低
温成長させた。 マーカー層が無くても同じ結果が得られる。
る、温度の関数としての、Ｓｉの限界エピタキシャル厚
さ（ｈｅｐｉ ）に関する一例のデータを示す特性図で
ある。その他の堆積速度でも似たような結果が得られる
。 従って、当業者ならば所望の任意の堆積速度におけるデ
ータを簡単に得ることができる。図１のデータは、次の
ようにして成長された一連の層から得られた。真空チャ
ンバ（圧力が≒１０−９Ｔｏｒｒ）内で、（１００）Ｓ
ｉウエハを９００℃で加熱し、酸化物を除去し、Ｓｉ緩
衝層を８００℃、０．０７ｎｍ／秒で成長させ、厚さ０
．８ｎｍのＧｅ含有マーカー層を５００℃、０．０１ｎ
ｍ／秒で成長させ、続いて、厚さ１５０ｎｍのＳｉを低
温成長させた。 マーカー層が無くても同じ結果が得られる。
【００２２】図２は従来技術のＭＢＥ堆積Ｓｉ層におけ
る例証的な算出Ｓｂ濃度プロファイルを示す。厚さ５０
ｎｍの薄膜は、代表的な従来技術のＭＢＥ成長温度の下
限限界に近い温度の４６０℃でＳｉ（１００）上に成長
されたものと仮定する。更に、Ｓｉ堆積速度は０．０１
９２ｎｍ／秒であり、Ｓｂフラックスは１．９３×１０
−６ｎｍ／秒であると仮定する。これらのフラックスは
、単一のＳｂ粘着係数と加入確率の場合に、５×１０１
８ｃｍ−３のＳｂ濃度を生じる。この“名目上の”プロ
ファイルは図２の点線２０で示される。しかし、４６０
℃における実際の粘着係数および加入確率は全く単一で
はない。公知の処理（例えば、エッチ・ジョーク（Ｈ．
Ｊｏｒｋｅ） の“サーフェス サイエンス（Ｓｕｒ
ｆａｃｅ Ｓｃｉｅｎｃｅ） ”，１９３巻，５６９頁
）を行った後、実際のドーパントプロファイル（図２の
実線２１）が得られた。この図から即座に理解できるよ
うに、従来技術のＭＢＥ堆積は、目標値よりも２桁以上
も低いＳｂ濃度と有意なスメアーを有し、理想とほど遠
いＳｂプロファイルを生じる。
る例証的な算出Ｓｂ濃度プロファイルを示す。厚さ５０
ｎｍの薄膜は、代表的な従来技術のＭＢＥ成長温度の下
限限界に近い温度の４６０℃でＳｉ（１００）上に成長
されたものと仮定する。更に、Ｓｉ堆積速度は０．０１
９２ｎｍ／秒であり、Ｓｂフラックスは１．９３×１０
−６ｎｍ／秒であると仮定する。これらのフラックスは
、単一のＳｂ粘着係数と加入確率の場合に、５×１０１
８ｃｍ−３のＳｂ濃度を生じる。この“名目上の”プロ
ファイルは図２の点線２０で示される。しかし、４６０
℃における実際の粘着係数および加入確率は全く単一で
はない。公知の処理（例えば、エッチ・ジョーク（Ｈ．
Ｊｏｒｋｅ） の“サーフェス サイエンス（Ｓｕｒ
ｆａｃｅ Ｓｃｉｅｎｃｅ） ”，１９３巻，５６９頁
）を行った後、実際のドーパントプロファイル（図２の
実線２１）が得られた。この図から即座に理解できるよ
うに、従来技術のＭＢＥ堆積は、目標値よりも２桁以上
も低いＳｂ濃度と有意なスメアーを有し、理想とほど遠
いＳｂプロファイルを生じる。
【００２３】図１のＳｉ層を成長するのに使用されたタ
イプのＭＢＥ装置により、次のようにしてドープトエピ
タキシャルＳｉを成長させた。１０００Ωｃｍのｐ−形
Ｓｉ（１００）基板を常法により化学的に清浄にし、保
護酸化物層を成長させ、公知のＳｉビーム清浄技術によ
り８００℃で酸化物を脱着し、１．６×１０１３ｃｍ−
２のＳｉフラックスを全厚１．５ｎｍまで、また、２０
ｎｍのＳｉ緩衝層を３００℃で成長させ、続いて、９０
０℃でアニールした。続いて、基板表面をＳｉおよびＳ
ｂのフラックスに暴露し、ｈｅｐｉ 未満の厚さのドー
プトＳｉ層を得た。
イプのＭＢＥ装置により、次のようにしてドープトエピ
タキシャルＳｉを成長させた。１０００Ωｃｍのｐ−形
Ｓｉ（１００）基板を常法により化学的に清浄にし、保
護酸化物層を成長させ、公知のＳｉビーム清浄技術によ
り８００℃で酸化物を脱着し、１．６×１０１３ｃｍ−
２のＳｉフラックスを全厚１．５ｎｍまで、また、２０
ｎｍのＳｉ緩衝層を３００℃で成長させ、続いて、９０
０℃でアニールした。続いて、基板表面をＳｉおよびＳ
ｂのフラックスに暴露し、ｈｅｐｉ 未満の厚さのドー
プトＳｉ層を得た。
【００２４】図３は前記のようにして製造された１００
０Ωｃｍのｐ−形Ｓｉ（１００）基板上に３５０℃でＭ
ＢＥにより成長された厚さ５０ｎｍのＳｂドープトＳｉ
膜のＳＩＭＳプロファイル（３．０ＫｅＶ Ｃｓ＋
）を示す。ＳｉおよびＳｂフラックスは図２のように仮
定し、名目上のＳｂ濃度５×１０１８ｃｍ−３を得た。 図３から明らかなように、企図された、実際のドーパン
ト濃度は実験誤差の範囲内に収まる。
０Ωｃｍのｐ−形Ｓｉ（１００）基板上に３５０℃でＭ
ＢＥにより成長された厚さ５０ｎｍのＳｂドープトＳｉ
膜のＳＩＭＳプロファイル（３．０ＫｅＶ Ｃｓ＋
）を示す。ＳｉおよびＳｂフラックスは図２のように仮
定し、名目上のＳｂ濃度５×１０１８ｃｍ−３を得た。 図３から明らかなように、企図された、実際のドーパン
ト濃度は実験誤差の範囲内に収まる。
【００２５】前記で述べたように、デバイス用途の場合
、ドープされた領域における室温キャリア濃度は概ねド
ーパント原子濃度と同一であることが極めて望ましい。 換言すれば、概ね全てのドーパント原子が室温で活性化
されることが極めて望ましい。
、ドープされた領域における室温キャリア濃度は概ねド
ーパント原子濃度と同一であることが極めて望ましい。 換言すれば、概ね全てのドーパント原子が室温で活性化
されることが極めて望ましい。
【００２６】図４は、ＳＩＭＳおよびイオン散乱により
測定されたＳｂ濃度の関数として、ファンデルパウ幾何
形状により室温で測定された厚さ５０ｎｍのＳｂドープ
トＳｉ膜（Ｔｓ ＝３５０℃）におけるｎ−形キャリア
の正孔濃度に関する実験データを示す特性図である。測
定データは表面減耗幅について補正した。補正は約１０
１９ｃｍ−３以上の濃度では重要性がない。図４の実線
は１００％活性率を示す。これは実際に実験誤差の範囲
内で達成された。当業者に明らかなように、前記の結果
は、Ｓｂが少なくとも３５０℃における固溶度限界（約
７×１０１８ｃｍ−３と見積もられる）よりも相当高い
レベルでＳｉ中に加入したことを示す。
測定されたＳｂ濃度の関数として、ファンデルパウ幾何
形状により室温で測定された厚さ５０ｎｍのＳｂドープ
トＳｉ膜（Ｔｓ ＝３５０℃）におけるｎ−形キャリア
の正孔濃度に関する実験データを示す特性図である。測
定データは表面減耗幅について補正した。補正は約１０
１９ｃｍ−３以上の濃度では重要性がない。図４の実線
は１００％活性率を示す。これは実際に実験誤差の範囲
内で達成された。当業者に明らかなように、前記の結果
は、Ｓｂが少なくとも３５０℃における固溶度限界（約
７×１０１８ｃｍ−３と見積もられる）よりも相当高い
レベルでＳｉ中に加入したことを示す。
【００２７】本発明の方法は均質にドープされた層の製
造に限定されず、図５で実証されるような極めて狭いド
ーパント分布の形成にも使用できる。図５は、０．０１
Ωｃｍのｎ形Ｓｉ基板上の厚さ２００ｎｍの僅かにｎ形
（１×１０１６ｃｍ−３）のＭＢＥ成長（Ｔｓ ＝３５
０℃）Ｓｉ層からなるサンプルに関する。ＭＢＥ成長Ｓ
ｉ層内に、名目的に４×１０１２Ｓｂ／ｃｍ２ のδ−
ドープト層を埋め込んだ。２ＭＨｚ におけるキャパシ
タンス−電圧（ＣＶ）測定により図５に示されるデータ
を作成した。図５は半値全幅（検出限界）が５．２ｎｍ
であることを示している。Ｓｉ中におけるほぼ完全に活
性化されたδ−ドーピングプロファイルを得るために、
２５０〜４００℃、出来れば３００〜３５０℃の範囲内
のＴｓ が一般的に好ましい。
造に限定されず、図５で実証されるような極めて狭いド
ーパント分布の形成にも使用できる。図５は、０．０１
Ωｃｍのｎ形Ｓｉ基板上の厚さ２００ｎｍの僅かにｎ形
（１×１０１６ｃｍ−３）のＭＢＥ成長（Ｔｓ ＝３５
０℃）Ｓｉ層からなるサンプルに関する。ＭＢＥ成長Ｓ
ｉ層内に、名目的に４×１０１２Ｓｂ／ｃｍ２ のδ−
ドープト層を埋め込んだ。２ＭＨｚ におけるキャパシ
タンス−電圧（ＣＶ）測定により図５に示されるデータ
を作成した。図５は半値全幅（検出限界）が５．２ｎｍ
であることを示している。Ｓｉ中におけるほぼ完全に活
性化されたδ−ドーピングプロファイルを得るために、
２５０〜４００℃、出来れば３００〜３５０℃の範囲内
のＴｓ が一般的に好ましい。
【００２８】本発明の方法はＳｉのＭＢＥ成長に適用で
きるばかりか、概ね同様な条件を用いて、例えば、Ｇａ
ＡｓのようなＩＩＩ−Ｖ 族半導体のような化合物半導
体の成長にも適用できる。本発明の方法は高い結晶品質
を有し、比較的短いキャリア寿命（例えば、約１００ピ
コ秒未満）を示す化合物半導体材料を製造できる。この
ような材料は高速光電子デバイス（例えば、光検出器）
などの製造に都合良く使用できる。
きるばかりか、概ね同様な条件を用いて、例えば、Ｇａ
ＡｓのようなＩＩＩ−Ｖ 族半導体のような化合物半導
体の成長にも適用できる。本発明の方法は高い結晶品質
を有し、比較的短いキャリア寿命（例えば、約１００ピ
コ秒未満）を示す化合物半導体材料を製造できる。この
ような材料は高速光電子デバイス（例えば、光検出器）
などの製造に都合良く使用できる。
【００２９】以下、具体例により本発明を例証する。
実施例１
比較的厚いＳｉ層を次のように成長させた。Ｓｉ（１０
０）基板上で、標準的な“シラキ（Ｓｈｉｒａｋｉ）
”清浄処理を行い、続いてＭＢＥ成長チャンバ内で酸化
物の脱着を行った。次いで、ドープされていないＳｉ緩
衝層を常用のＭＢＥ条件下で成長させ、清浄で平坦なＳ
ｉ表面を形成した。２８０℃にまで冷却した後、厚さ２
５ｎｍのエピタキシャルＳｉ層を０．１ｎｍ／秒の速度
で堆積させた。 堆積完了後、温度を５５０℃にまで急速（６０秒未満以
内）に上昇させ、この温度を３０秒間維持し、続いて、
比較的急速（６０秒未満以内）に２８０℃まで冷却した
。この後、更に２５ｎｍのＳｉ層を前記のように堆積さ
せ、そして、前記のように熱処理を行った。図１から明
らかなように、この厚さは２８０℃の場合にｈｅｐｉ
を超える。得られた層は１０７ 転位／ｃｍ２ 未満の
デバイス品質を有するものであった。
０）基板上で、標準的な“シラキ（Ｓｈｉｒａｋｉ）
”清浄処理を行い、続いてＭＢＥ成長チャンバ内で酸化
物の脱着を行った。次いで、ドープされていないＳｉ緩
衝層を常用のＭＢＥ条件下で成長させ、清浄で平坦なＳ
ｉ表面を形成した。２８０℃にまで冷却した後、厚さ２
５ｎｍのエピタキシャルＳｉ層を０．１ｎｍ／秒の速度
で堆積させた。 堆積完了後、温度を５５０℃にまで急速（６０秒未満以
内）に上昇させ、この温度を３０秒間維持し、続いて、
比較的急速（６０秒未満以内）に２８０℃まで冷却した
。この後、更に２５ｎｍのＳｉ層を前記のように堆積さ
せ、そして、前記のように熱処理を行った。図１から明
らかなように、この厚さは２８０℃の場合にｈｅｐｉ
を超える。得られた層は１０７ 転位／ｃｍ２ 未満の
デバイス品質を有するものであった。
【００３０】実施例２
比較的厚い、高濃度にドープされたＳｉ層を概ね前記の
ような手順で成長させた。ただし、基板表面をＳｉおよ
びＳｂのフラックスに暴露した。Ｓｉフラックスは１．
０３×１０１４原子／ｃｍ２ ・秒であり、Ｓｂフラッ
クスは９．６２×１０１０原子／ｃｍ２ ・秒であった
。得られた層のドーパント濃度は４．６６×１０１９ｃ
ｍ−３であった。殆ど全て（９０％超）のドーパント原
子が室温で活性化されていた。
ような手順で成長させた。ただし、基板表面をＳｉおよ
びＳｂのフラックスに暴露した。Ｓｉフラックスは１．
０３×１０１４原子／ｃｍ２ ・秒であり、Ｓｂフラッ
クスは９．６２×１０１０原子／ｃｍ２ ・秒であった
。得られた層のドーパント濃度は４．６６×１０１９ｃ
ｍ−３であった。殆ど全て（９０％超）のドーパント原
子が室温で活性化されていた。
【００３１】実施例３
比較的厚い、ＧａＡｓ層を概ね前記のような手順で成長
させた。ただし、基板はＧａＡｓ（１００）であり、清
浄処理および脱着処理は標準的であるが、実施例１にお
ける処理とは異なる。すなわち、緩衝層は常法通りに成
長されたＧａＡｓであり、Ｔｓ は２３０℃であり、個
々のＧａＡｓ層の厚さは４００ｎｍであり、温度は６０
０℃にまで上昇され、その温度で３０秒間維持した。最
終の層厚は約１．２μｍである。
させた。ただし、基板はＧａＡｓ（１００）であり、清
浄処理および脱着処理は標準的であるが、実施例１にお
ける処理とは異なる。すなわち、緩衝層は常法通りに成
長されたＧａＡｓであり、Ｔｓ は２３０℃であり、個
々のＧａＡｓ層の厚さは４００ｎｍであり、温度は６０
０℃にまで上昇され、その温度で３０秒間維持した。最
終の層厚は約１．２μｍである。
【００３２】実施例４
比較的厚い低濃度にドープされたＳｉキャップ層を上部
に有する比較的薄い高濃度にドープされたＳｉ層を次の
ように成長させた。清浄、脱着およびＳｉ緩衝層の成長
は実施例１に述べた通りに行った。このようにして作成
された基板を２３０℃にまで冷却し、Ｉｎがドープされ
た（２×１０１９ｃｍ−３）厚さ１０ｎｍのＳｉ層を０
．１ｎｍ／秒の速度で堆積させた。この条件で１００秒
間経過後、Ｉｎフラックスを止め、そして、Ｓｂフラッ
クスを開始した。このＳｂフラックスはＳｂ濃度が１０
１７ｃｍ−３になるように調整した。２３０℃で厚さ３
ｎｍのＳｂ−ドープトＳｉを成長させた後、基板温度を
５５０℃にまで上昇させ、厚さ５００ｎｍのＳｂ−ドー
プトＳｉ層が形成されるまで堆積を続けた。
に有する比較的薄い高濃度にドープされたＳｉ層を次の
ように成長させた。清浄、脱着およびＳｉ緩衝層の成長
は実施例１に述べた通りに行った。このようにして作成
された基板を２３０℃にまで冷却し、Ｉｎがドープされ
た（２×１０１９ｃｍ−３）厚さ１０ｎｍのＳｉ層を０
．１ｎｍ／秒の速度で堆積させた。この条件で１００秒
間経過後、Ｉｎフラックスを止め、そして、Ｓｂフラッ
クスを開始した。このＳｂフラックスはＳｂ濃度が１０
１７ｃｍ−３になるように調整した。２３０℃で厚さ３
ｎｍのＳｂ−ドープトＳｉを成長させた後、基板温度を
５５０℃にまで上昇させ、厚さ５００ｎｍのＳｂ−ドー
プトＳｉ層が形成されるまで堆積を続けた。
【００３３】当業者に明らかなように、キャップ層の一
部分を低温で堆積すると、高濃度にドープされた層から
のドーパント偏析が抑制される。また、当業者に認めら
れるように、前記の本発明の方法は、半導体デバイス（
例えば、ヘテロ接合バイポーラトランジスタまたはこの
ようなデバイスを有する集積回路）の製造方法の一部分
であり、光リソグラフィー、エッチング、メタライゼー
ションなどのような常用の工程と共に併用することもで
きる。
部分を低温で堆積すると、高濃度にドープされた層から
のドーパント偏析が抑制される。また、当業者に認めら
れるように、前記の本発明の方法は、半導体デバイス（
例えば、ヘテロ接合バイポーラトランジスタまたはこの
ようなデバイスを有する集積回路）の製造方法の一部分
であり、光リソグラフィー、エッチング、メタライゼー
ションなどのような常用の工程と共に併用することもで
きる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
従来技術で一般的に使用されている基板温度よりもかな
り低い基板温度Ｔｓ でエピタキシャル（ドープされた
、または非計画的にドープされた）単結晶半導体層を成
長させることができる。また、本発明によれば、極めて
狭いδ−ドーピングプロファイルを含めてシャープなド
ーピングプロファイルを有し、また、概ね全てのドーパ
ント原子が室温で電気的に活性である、高濃度にドープ
された単結晶エピタキシャルＳｉおよびその他の半導体
層を形成することができる。本発明の方法により製造さ
れた化合物半導体材料は高い結晶品質を有し、比較的短
いキャリア寿命（例えば、約１００ピコ秒未満）を示す
ので、このような材料は高速光電子デバイス（例えば、
光検出器）などの製造に都合良く使用できる。
従来技術で一般的に使用されている基板温度よりもかな
り低い基板温度Ｔｓ でエピタキシャル（ドープされた
、または非計画的にドープされた）単結晶半導体層を成
長させることができる。また、本発明によれば、極めて
狭いδ−ドーピングプロファイルを含めてシャープなド
ーピングプロファイルを有し、また、概ね全てのドーパ
ント原子が室温で電気的に活性である、高濃度にドープ
された単結晶エピタキシャルＳｉおよびその他の半導体
層を形成することができる。本発明の方法により製造さ
れた化合物半導体材料は高い結晶品質を有し、比較的短
いキャリア寿命（例えば、約１００ピコ秒未満）を示す
ので、このような材料は高速光電子デバイス（例えば、
光検出器）などの製造に都合良く使用できる。
【図１】基板温度（Ｔｓ ）の関数としてのＳｉの限界
エピタキシャル厚さ（ｈｅｐｉ ）に関する実験データ
を示す特性図である。
エピタキシャル厚さ（ｈｅｐｉ ）に関する実験データ
を示す特性図である。
【図２】従来技術の堆積方法により得られたドーパント
プロファイルを示す特性図である。
プロファイルを示す特性図である。
【図３】本発明の方法により作成されたＳｉ層における
ドーパント分布に関する実験データを示す特性図である
。
ドーパント分布に関する実験データを示す特性図である
。
【図４】本発明の方法により作成された材料中の電子密
度対ドーパント濃度に関するデータを示す特性図である
。
度対ドーパント濃度に関するデータを示す特性図である
。
【図５】本発明の方法により作成されたＳｉのδ−ドー
プト層における深さの関数としてのドーパント濃度に関
する実験データを示す特性図である。
プト層における深さの関数としてのドーパント濃度に関
する実験データを示す特性図である。
Claims (8)
- 【請求項１】 （ａ） 大きな面を有する単結晶半導
体本体を準備し； （ｂ） この本体を所定の温度Ｔｓ に維持し、本体の
大きな面を少なくとも１種類の原子または分子種の流れ
に露し、単結晶エピタキシャル半導体層を前記面の少な
くとも一部分の上に形成し；そして、 （ｃ） 製品の完成に向けて１種類以上の別の工程を続
けて行う；ことからなる半導体デバイスからなる製品の
製造方法であって、 （ｄ） Ｔｓ は４００℃未満であり；前記の工程（ｂ
） は、 （ｉ） 所定のＴｓ に付随する厚さｈｅｐｉ 未満か
、または等しい厚さの第１の単結晶半導体層を形成し；
（ｉｉ）エピタキシャル層を有する本体を短時間熱アニ
ール（ＲＴＡ）処理し、ＲＴＡの温度Ｔａ と時間ｔａ
およびＲＴＡに付随する加熱および冷却速度は、殆ど
バルク拡散がなく、および／または、応力緩和が起こり
、また、相当量の表面拡散が起こるように選択され；そ
して（ｉｉｉ） 第１の層上に、ｈｅｐｉ 未満か、ま
たは等しい厚さの少なくとも第２の単結晶半導体層を形
成する；工程を更に含む、ことを特徴とする半導体デバ
イスからなる製品の製造方法。 - 【請求項２】 工程（ｉｉｉ） は工程（ｉ） の温
度Ｔｓ と概ね同じ温度で行われ、工程（ｉｉｉ） の
厚さｈｅｐｉ は工程（ｉ） の厚さｈｅｐｉ と概ね
同一である請求項１の方法。 - 【請求項３】 Ｔａ は４５０℃超であり、ｔａ は
６０秒未満であり、加熱および冷却速度は、Ｔｓ とＴ
ａ との間の転移がせいぜい６０秒以内に概ね完了する
ようなものである請求項１の方法。 - 【請求項４】 単結晶半導体層はＳｉおよびＩＩＩ−
Ｖ 族化合物半導体からなる群から選択される請求項１
の方法。 - 【請求項５】 （ａ） 大きな面を有する単結晶Ｓｉ
本体を準備し； （ｂ） この本体を所定の温度Ｔｓ に維持し、本体の
大きな面をＳｉからなる粒子の流れに暴露し、第１の単
結晶エピタキシャルＳｉ層を前記面の少なくとも一部分
の上に形成し；そして、 （ｃ） 製品の完成に向けて１種類以上の別の工程を続
けて行う；ことからなる半導体デバイスからなる製品の
製造方法であって、 （ｄ） Ｔｓ は３５０℃未満であり；第１の層の厚さ
は所定のＴｓ に付随する厚さｈｅｐｉ 未満か、また
は等しく；そして、 （ｅ） 粒子の流れは、工程（ｄ） の途中の少なくと
も時々は、Ｓｂ，Ｇａ，Ｉｎ，Ｂ，ＡｓおよびＰからな
る群から選択されるドーパント粒子を含み、Ｓｉ対ドー
パント粒子の比率は、得られる最大ドーパント濃度が少
なくとも１０１９ｃｍ−３であり、層中のドーパント原
子の少なくとも９０％が２０℃において電気的に活性で
あるようなものである； ことを特徴とする半導体デバイスからなる製品の製造方
法。 - 【請求項６】 工程（ｃ） は第１のＳｉ層上に、第
１の層とは導電形および／またはドーパント濃度の点で
異なる第２の単結晶エピタキシャルＳｉ層を堆積するこ
とからなる請求項５の方法。 - 【請求項７】 第２の層の少なくとも一部分はＴａ
≒４５０℃で堆積される請求項６の方法。 - 【請求項８】 第１の層を有する本体を短時間熱アニ
ール（ＲＴＡ）処理し、ＲＴＡの温度Ｔａ と時間ｔａ
およびＲＴＡに付随する加熱および冷却速度は、殆ど
バルク拡散がなく、および／または、応力緩和が起こり
、また、相当量の表面拡散が起こるように選択され；そ
して、第１の層上に、ドープされた、または、非計画的
にドープされた別の単結晶エピタキシャルＳｉ層を堆積
することからなる請求項５の方法。
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