JPH04233318A - ドライブ回路及びそれを用いたスイッチング電源装置 - Google Patents
ドライブ回路及びそれを用いたスイッチング電源装置Info
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- JPH04233318A JPH04233318A JP2408983A JP40898390A JPH04233318A JP H04233318 A JPH04233318 A JP H04233318A JP 2408983 A JP2408983 A JP 2408983A JP 40898390 A JP40898390 A JP 40898390A JP H04233318 A JPH04233318 A JP H04233318A
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- effect transistor
- voltage
- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング素子のドラ
イブ回路及び前記ドライブ回路を用いたスイッチング電
源装置に関するものである。
イブ回路及び前記ドライブ回路を用いたスイッチング電
源装置に関するものである。
【０００２】
【従来の技術】スイッチング電源装置は、電子機器の小
型化・省エネルギー化に伴い、より小型でより高効率な
ものが求められ、主スイッチング素子としてドライブ損
失が少なく又、スイッチングスピードが速いためスイッ
チング損失が少ない電界効果トランジスタが用いられて
いる。
型化・省エネルギー化に伴い、より小型でより高効率な
ものが求められ、主スイッチング素子としてドライブ損
失が少なく又、スイッチングスピードが速いためスイッ
チング損失が少ない電界効果トランジスタが用いられて
いる。
【０００３】図７に従来のスイッチング電源装置の一例
を示す。図７は降圧型スイッチング電源装置の回路構成
図である。図７において、１は直流電源であり、４はバ
イポーラトランジスタ４１，バイポーラトランジスタ４
２と抵抗４３よりなる電界効果トランジスタ５のドライ
ブ回路で、バイポーラトランジスタ４１のエミッタはバ
イポーラトランジスタ４２のエミッタと抵抗６に接続さ
れ、抵抗６を介して電界効果トランジスタ５のゲートに
接続される。バイポーラトランジスタ４２のコレクタは
抵抗４３と電界効果トランジスタ５のソースと直流電源
１のプラス端子に接続され、バイポーラトランジスタ４
２のベースはバイポーラトランジスタ４１のベースと抵
抗４３と出力端に接続される誤差検出回路３により出力
を安定にするように電界効果トランジスタ５をオン・オ
フさせるためのパルス信号を出力するパルス幅制御回路
２の出力に接続され、バイポーラトランジスタ４１のコ
レクタは直流電源１のマイナス端子に接続されている。 電界効果トランジスタ５のドレインはダイオード７１，
インダクタンス素子７２，コンデンサ７３よりなる整流
平滑回路７に接続されている。
を示す。図７は降圧型スイッチング電源装置の回路構成
図である。図７において、１は直流電源であり、４はバ
イポーラトランジスタ４１，バイポーラトランジスタ４
２と抵抗４３よりなる電界効果トランジスタ５のドライ
ブ回路で、バイポーラトランジスタ４１のエミッタはバ
イポーラトランジスタ４２のエミッタと抵抗６に接続さ
れ、抵抗６を介して電界効果トランジスタ５のゲートに
接続される。バイポーラトランジスタ４２のコレクタは
抵抗４３と電界効果トランジスタ５のソースと直流電源
１のプラス端子に接続され、バイポーラトランジスタ４
２のベースはバイポーラトランジスタ４１のベースと抵
抗４３と出力端に接続される誤差検出回路３により出力
を安定にするように電界効果トランジスタ５をオン・オ
フさせるためのパルス信号を出力するパルス幅制御回路
２の出力に接続され、バイポーラトランジスタ４１のコ
レクタは直流電源１のマイナス端子に接続されている。 電界効果トランジスタ５のドレインはダイオード７１，
インダクタンス素子７２，コンデンサ７３よりなる整流
平滑回路７に接続されている。
【０００４】上記構成による動作を図８を参照して詳し
く説明する。図８は各部の動作波形を示したものであり
、（ａ）はパルス幅制御回路２の出力波形、（ｂ）は電
界効果トランジスタ５のゲート・ソース間電圧波形−Ｖ
ＧＳ、（ｃ）は電界効果トランジスタ５のドレイン・ソ
ース間電圧波形−ＶＤＳとドレイン電流波形−ＩＤ、（
ｄ）はインダクタンス素子７２の両端電圧波形を示した
ものである。
く説明する。図８は各部の動作波形を示したものであり
、（ａ）はパルス幅制御回路２の出力波形、（ｂ）は電
界効果トランジスタ５のゲート・ソース間電圧波形−Ｖ
ＧＳ、（ｃ）は電界効果トランジスタ５のドレイン・ソ
ース間電圧波形−ＶＤＳとドレイン電流波形−ＩＤ、（
ｄ）はインダクタンス素子７２の両端電圧波形を示した
ものである。
【０００５】まず、パルス幅制御回路２からロウレベル
の信号が出力されると、バイポーラトランジスタ４１が
オンしバイポーラトランジスタ４２がオフし電界効果ト
ランジスタ５のゲート・ソース間には直流電源１が印加
される。すなわち、電界効果トランジスタ５の入力容量
５ａのゲート端子５ａ（ｇ）が抵抗６，バイポーラトラ
ンジスタ４１を介して直流電源１のマイナス側に接続さ
れたことになり、直流電源１の電圧値をＥ、電界効果ト
ランジスタ５の入力容量をＣｉｎ、抵抗６の抵抗値をＲ
６とし電界効果トランジスタ５のソース電位を基準とす
ると電界効果トランジスタ５のゲート・ソース間電圧−
ＶＧＳは時定数Ｃｉｎ・Ｒ６でゼロから−Ｅまで変化す
る。この途中において電界効果トランジスタ５のスレッ
シュ電圧を−ＶＧＳ（ＴＨ）とすると、 −ＶＧＳ（ＴＨ）≦−ＶＧＳ……（１）となると電界効
果トランジスタ５がオンしドレイン電流−ＩＤが流れる
とともにインダクタンス素子７２には、Ｅ−ＶＯ−ＶＤ
Ｓ（ＳＡＴ）……（２）の電圧が印加される。
の信号が出力されると、バイポーラトランジスタ４１が
オンしバイポーラトランジスタ４２がオフし電界効果ト
ランジスタ５のゲート・ソース間には直流電源１が印加
される。すなわち、電界効果トランジスタ５の入力容量
５ａのゲート端子５ａ（ｇ）が抵抗６，バイポーラトラ
ンジスタ４１を介して直流電源１のマイナス側に接続さ
れたことになり、直流電源１の電圧値をＥ、電界効果ト
ランジスタ５の入力容量をＣｉｎ、抵抗６の抵抗値をＲ
６とし電界効果トランジスタ５のソース電位を基準とす
ると電界効果トランジスタ５のゲート・ソース間電圧−
ＶＧＳは時定数Ｃｉｎ・Ｒ６でゼロから−Ｅまで変化す
る。この途中において電界効果トランジスタ５のスレッ
シュ電圧を−ＶＧＳ（ＴＨ）とすると、 −ＶＧＳ（ＴＨ）≦−ＶＧＳ……（１）となると電界効
果トランジスタ５がオンしドレイン電流−ＩＤが流れる
とともにインダクタンス素子７２には、Ｅ−ＶＯ−ＶＤ
Ｓ（ＳＡＴ）……（２）の電圧が印加される。
【０００６】ただし、ＶＯは出力電圧であり、ＶＤＳ（
ＳＡＴ）は、電界効果トランジスタ５のドレイン・ソー
ス飽和電圧値でありドレイン電流に比例する。すなわち
、出力電流に比例する。
ＳＡＴ）は、電界効果トランジスタ５のドレイン・ソー
ス飽和電圧値でありドレイン電流に比例する。すなわち
、出力電流に比例する。
【０００７】次に、パルス幅制御回路２からハイレベル
の信号が出力されると、バイポーラトランジスタ４１が
オフしバイポーラトランジスタ４２がオンする。すなわ
ち、電界効果トランジスタ５の入力容量５ａのゲート端
子５ａ（ｇ）が抵抗６，バイポーラトランジスタ４２を
介して電界効果トランジスタ５の入力容量５ａのソース
端子５ｂ（ｓ）に接続されたことになり電界効果トラン
ジスタ５のゲート・ソース間電圧−ＶＧＳは時定数Ｃｉ
ｎ・Ｒ６で−Ｅからゼロまで変化する。この途中におい
て、−ＶＧＳ（ＴＨ）≧−ＶＧＳ……（３）となると電
界効果トランジスタ５がオフしドレイン電流が流れなく
なるとともにインダクタンス素子７２には、−（ＶＯ−
ＶＦ７１）……（４） の電圧が印加される。
の信号が出力されると、バイポーラトランジスタ４１が
オフしバイポーラトランジスタ４２がオンする。すなわ
ち、電界効果トランジスタ５の入力容量５ａのゲート端
子５ａ（ｇ）が抵抗６，バイポーラトランジスタ４２を
介して電界効果トランジスタ５の入力容量５ａのソース
端子５ｂ（ｓ）に接続されたことになり電界効果トラン
ジスタ５のゲート・ソース間電圧−ＶＧＳは時定数Ｃｉ
ｎ・Ｒ６で−Ｅからゼロまで変化する。この途中におい
て、−ＶＧＳ（ＴＨ）≧−ＶＧＳ……（３）となると電
界効果トランジスタ５がオフしドレイン電流が流れなく
なるとともにインダクタンス素子７２には、−（ＶＯ−
ＶＦ７１）……（４） の電圧が印加される。
【０００８】ただし、ＶＦ７１は、ダイオード７１の順
方向電圧で順電流に比例する。すなわち、出力電流に比
例する。
方向電圧で順電流に比例する。すなわち、出力電流に比
例する。
【０００９】ここで、パルス幅制御回路２からロウレベ
ルの信号が出力されている期間をＴＯＮ、ハイレベルの
信号が出力されている期間をＴＯＦＦとすると、ＴＯＮ
期間のインダクタンス素子７２の電流変化量は、〔Ｅ−
（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ……（５）
となり、ＴＯＦＦ期間のインダクタンス素子７２の電流
変化量は、 （ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（６）となる。 定常状態ではインダクタンス素子７２の電流変化量は等
しいので、 〔Ｅ−（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ＝（
ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（７） となり、これより出力電圧ＶＯは、 ＶＯ＝ＴＯＮ／Ｔ・（Ｅ−ＶＤＳ（ＳＡＴ））＋（Ｉ−
ＴＯＮ）／Ｔ・ＶＦ７１……（８） となる。
ルの信号が出力されている期間をＴＯＮ、ハイレベルの
信号が出力されている期間をＴＯＦＦとすると、ＴＯＮ
期間のインダクタンス素子７２の電流変化量は、〔Ｅ−
（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ……（５）
となり、ＴＯＦＦ期間のインダクタンス素子７２の電流
変化量は、 （ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（６）となる。 定常状態ではインダクタンス素子７２の電流変化量は等
しいので、 〔Ｅ−（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ＝（
ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（７） となり、これより出力電圧ＶＯは、 ＶＯ＝ＴＯＮ／Ｔ・（Ｅ−ＶＤＳ（ＳＡＴ））＋（Ｉ−
ＴＯＮ）／Ｔ・ＶＦ７１……（８） となる。
【００１０】ただし、Ｔは周期で、
Ｔ＝ＴＯＮ＋ＴＯＦＦ……（９）
である。
【００１１】これより、直流電源電圧の変化，出力電流
の変化（ＶＤＳ（ＳＡＴ），ＶＦ７１の変化に依存）に
対してＴＯＮを変化させることで出力を一定にできる。 すなわち、ＴＯＮ期間を制御することで出力電圧ＶＯを
安定化することができる。
の変化（ＶＤＳ（ＳＡＴ），ＶＦ７１の変化に依存）に
対してＴＯＮを変化させることで出力を一定にできる。 すなわち、ＴＯＮ期間を制御することで出力電圧ＶＯを
安定化することができる。
【００１２】上述の動作において電界効果トランジスタ
５のスイッチング動作を図９，図１０，図１１，図１２
も参照にして詳しく説明する。図９は、誤差検出回路３
の信号によりパルス幅制御回路２の出力からロウレベル
の信号が出力され、バイポーラトランジスタ４１がオン
しバイポーラトランジスタ４２がオフした状態の等価回
路図を示したものであり、図１０は電界効果トランジス
タ５の各部の動作波形図を示したものであり、（１）は
ゲート・ソース間電圧波形−ＶＧＳ、（２）はドレイン
・ソース間電圧波形とドレイン電流波形を示したもので
ある。図９において図７と同じものについては同一の符
号を記す。４１ａはバイポーラトランジスタ４１のオン
状態、４２ｂはバイポーラトランジスタ４２のオフ状態
、５ａは電界効果トランジスタ５の入力容量、５ａ（ｇ
）は電界効果トランジスタ５の入力容量のゲート端子、
５ｂ（ｓ）は電界効果トランジスタ５の入力容量のソー
ス端子を示す。図１１は、誤差検出回路３の信号により
パルス幅制御回路２の出力よりハイレベルの信号が出力
され、バイポーラトランジスタ４１がオフし、バイポー
ラトランジスタ４２がオンした状態の等価回路図を示し
たものであり、図１２は電界効果トランジスタ５の各部
の動作波形図を示したものであり、（１）は電界効果ト
ランジスタ５のゲート・ソース間電圧波形−ＶＧＳ、（
２）はドレイン・ソース間電圧波形とドレイン電流波形
を示したものである。図１１において図７と同じものに
ついては同一の符号を記す。４１ｂはバイポーラトラン
ジスタ４１のオフ状態、４２ａはバイポーラトランジス
タ４２のオン状態、５ａは電界効果トランジスタ５の入
力容量、５ａ（ｇ）は電界効果トランジスタ５の入力容
量のゲート端子、５ｂ（ｓ）は電界効果トランジスタ５
の入力容量のソース端子を示す。
５のスイッチング動作を図９，図１０，図１１，図１２
も参照にして詳しく説明する。図９は、誤差検出回路３
の信号によりパルス幅制御回路２の出力からロウレベル
の信号が出力され、バイポーラトランジスタ４１がオン
しバイポーラトランジスタ４２がオフした状態の等価回
路図を示したものであり、図１０は電界効果トランジス
タ５の各部の動作波形図を示したものであり、（１）は
ゲート・ソース間電圧波形−ＶＧＳ、（２）はドレイン
・ソース間電圧波形とドレイン電流波形を示したもので
ある。図９において図７と同じものについては同一の符
号を記す。４１ａはバイポーラトランジスタ４１のオン
状態、４２ｂはバイポーラトランジスタ４２のオフ状態
、５ａは電界効果トランジスタ５の入力容量、５ａ（ｇ
）は電界効果トランジスタ５の入力容量のゲート端子、
５ｂ（ｓ）は電界効果トランジスタ５の入力容量のソー
ス端子を示す。図１１は、誤差検出回路３の信号により
パルス幅制御回路２の出力よりハイレベルの信号が出力
され、バイポーラトランジスタ４１がオフし、バイポー
ラトランジスタ４２がオンした状態の等価回路図を示し
たものであり、図１２は電界効果トランジスタ５の各部
の動作波形図を示したものであり、（１）は電界効果ト
ランジスタ５のゲート・ソース間電圧波形−ＶＧＳ、（
２）はドレイン・ソース間電圧波形とドレイン電流波形
を示したものである。図１１において図７と同じものに
ついては同一の符号を記す。４１ｂはバイポーラトラン
ジスタ４１のオフ状態、４２ａはバイポーラトランジス
タ４２のオン状態、５ａは電界効果トランジスタ５の入
力容量、５ａ（ｇ）は電界効果トランジスタ５の入力容
量のゲート端子、５ｂ（ｓ）は電界効果トランジスタ５
の入力容量のソース端子を示す。
【００１３】まず、パルス幅制御回路２からロウレベル
の信号が出力され電界効果トランジスタ５が完全に飽和
状態になるまでの時間（以下立上がり時間）をｔｏｎ１
とすると、ｔｏｎ１はパルス幅制御回路２からロウレベ
ルの信号が出力され電界効果トランジスタ５のゲート・
ソース間電圧−ＶＧＳがゼロからスレッシュ電圧−ＶＧ
Ｓ（ＴＨ）になる時間（以下ターン・オン遅延時間）ｔ
ｄｏｎ１と電界効果トランジスタ５のゲート・ソース間
電圧−ＶＧＳがスレッシュ電圧−ＶＧＳ（ＴＨ）を越え
出力電流により決まるドレイン電流を流すために必要な
電圧を越え電界効果トランジスタ５が完全に飽和状態に
なるために必要な電圧−ＶＧＳ（ＯＮ）になるまでの時
間（以下上昇時間）ｔｒ１からなり、ターン・オン遅延
時間ｔｄｏｎ１，上昇時間ｔｒ１はそれぞれ、 ｔｄｏｎ１＝−Ｃｉｎ・Ｒ６・Ｉｎ〔（Ｅ−ＶＧＳ（Ｔ
Ｈ））／Ｅ〕……（１０） ｔｒ１＝−Ｃｉｎ・Ｒ６・Ｉｎ〔（Ｅ−ＶＧＳ（ＯＮ）
）／（Ｅ−ＶＧＳ（ＴＨ））〕……（１１） となる。
の信号が出力され電界効果トランジスタ５が完全に飽和
状態になるまでの時間（以下立上がり時間）をｔｏｎ１
とすると、ｔｏｎ１はパルス幅制御回路２からロウレベ
ルの信号が出力され電界効果トランジスタ５のゲート・
ソース間電圧−ＶＧＳがゼロからスレッシュ電圧−ＶＧ
Ｓ（ＴＨ）になる時間（以下ターン・オン遅延時間）ｔ
ｄｏｎ１と電界効果トランジスタ５のゲート・ソース間
電圧−ＶＧＳがスレッシュ電圧−ＶＧＳ（ＴＨ）を越え
出力電流により決まるドレイン電流を流すために必要な
電圧を越え電界効果トランジスタ５が完全に飽和状態に
なるために必要な電圧−ＶＧＳ（ＯＮ）になるまでの時
間（以下上昇時間）ｔｒ１からなり、ターン・オン遅延
時間ｔｄｏｎ１，上昇時間ｔｒ１はそれぞれ、 ｔｄｏｎ１＝−Ｃｉｎ・Ｒ６・Ｉｎ〔（Ｅ−ＶＧＳ（Ｔ
Ｈ））／Ｅ〕……（１０） ｔｒ１＝−Ｃｉｎ・Ｒ６・Ｉｎ〔（Ｅ−ＶＧＳ（ＯＮ）
）／（Ｅ−ＶＧＳ（ＴＨ））〕……（１１） となる。
【００１４】次に、パルス幅制御回路２からハイレベル
の信号が出力され電界効果トランジスタ５が完全にオフ
状態になるまでの時間（以下立下がり時間）をｔｏｆｆ
１とすると、ｔｏｆｆ１はパルス幅制御回路２からハイ
レベルの信号が出力され電界効果トランジスタ５のゲー
ト・ソース間電圧−ＶＧＳが−Ｅから出力電流により決
まるドレイン電流を流すために必要な電圧−ＶＧＳ（Ｏ
Ｎ）になるまでの時間（以下ターン・オフ遅延時間）ｔ
ｄｏｆｆ１と電界効果トランジスタ５のゲート・ソース
間電圧−ＶＧＳが出力電流により決まるドレイン電流を
流すために必要な電圧−ＶＧＳ（ＯＮ）からスレッシュ
電圧−ＶＧＳ（ＴＨ）になるまでの時間（以下下降時間
）ｔｆ１からなり、ターン・オフ遅延時間ｔｄｏｆｆ１
，下降時間ｔｆ１はそれぞれ、ｔｄｏｆｆ１＝−Ｃｉｎ
・Ｒ６・Ｉｎ（ＶＧＳ（ＯＮ）／Ｅ）……（１２） ｔｆ１＝−Ｃｉｎ・Ｒ６・Ｉｎ（Ｖｅｓ（ＴＨ）／ＶＧ
Ｓ（ＯＮ））……（１３） となる。
の信号が出力され電界効果トランジスタ５が完全にオフ
状態になるまでの時間（以下立下がり時間）をｔｏｆｆ
１とすると、ｔｏｆｆ１はパルス幅制御回路２からハイ
レベルの信号が出力され電界効果トランジスタ５のゲー
ト・ソース間電圧−ＶＧＳが−Ｅから出力電流により決
まるドレイン電流を流すために必要な電圧−ＶＧＳ（Ｏ
Ｎ）になるまでの時間（以下ターン・オフ遅延時間）ｔ
ｄｏｆｆ１と電界効果トランジスタ５のゲート・ソース
間電圧−ＶＧＳが出力電流により決まるドレイン電流を
流すために必要な電圧−ＶＧＳ（ＯＮ）からスレッシュ
電圧−ＶＧＳ（ＴＨ）になるまでの時間（以下下降時間
）ｔｆ１からなり、ターン・オフ遅延時間ｔｄｏｆｆ１
，下降時間ｔｆ１はそれぞれ、ｔｄｏｆｆ１＝−Ｃｉｎ
・Ｒ６・Ｉｎ（ＶＧＳ（ＯＮ）／Ｅ）……（１２） ｔｆ１＝−Ｃｉｎ・Ｒ６・Ｉｎ（Ｖｅｓ（ＴＨ）／ＶＧ
Ｓ（ＯＮ））……（１３） となる。
【００１５】
【発明が解決しようとする課題】近年、スイッチング電
源装置の高効率化，高周波化による小型化，大電力化の
ため、主スイッチング素子に電界効果トランジスタが使
用されているが、さらに高効率化，高周波化による小型
化，大電力化を目指すための一つの手段として主スイッ
チング素子である電界効果トランジスタのスイッチング
損失を低減するために電界効果トランジスタの・ＲＯＮ
特性（低ＲＯＮ化） ・スレッシュ電圧特性（低スレッシュ化）といった特性
改善が進んでいる。
源装置の高効率化，高周波化による小型化，大電力化の
ため、主スイッチング素子に電界効果トランジスタが使
用されているが、さらに高効率化，高周波化による小型
化，大電力化を目指すための一つの手段として主スイッ
チング素子である電界効果トランジスタのスイッチング
損失を低減するために電界効果トランジスタの・ＲＯＮ
特性（低ＲＯＮ化） ・スレッシュ電圧特性（低スレッシュ化）といった特性
改善が進んでいる。
【００１６】しかし、前述のような回路構成では、（１
）電界効果トランジスタの低ＲＯＮ化はＲＯＮ損失の低
減を図ることができるが、低ＲＯＮ化に伴う入力容量Ｃ
ｉｎの増加は前記式（１０），（１１），（１２），（
１３）より電界効果トランジスタのターン・オン遅延時
間ｔｄｏｎ１，ターン・オフ遅延時間ｔｄｏｆｆ１を長
くするとともに、上昇時間ｔｒ１，下降時間ｔｆ１も長
くする。すなわち、ターン・オン遅延時間とターン・オ
フ遅延時間の増加は制御遅延時間の増加となり、上昇時
間と下降時間の増加はターン・オン損失，ターン・オフ
損失の増加となる。
）電界効果トランジスタの低ＲＯＮ化はＲＯＮ損失の低
減を図ることができるが、低ＲＯＮ化に伴う入力容量Ｃ
ｉｎの増加は前記式（１０），（１１），（１２），（
１３）より電界効果トランジスタのターン・オン遅延時
間ｔｄｏｎ１，ターン・オフ遅延時間ｔｄｏｆｆ１を長
くするとともに、上昇時間ｔｒ１，下降時間ｔｆ１も長
くする。すなわち、ターン・オン遅延時間とターン・オ
フ遅延時間の増加は制御遅延時間の増加となり、上昇時
間と下降時間の増加はターン・オン損失，ターン・オフ
損失の増加となる。
【００１７】（２）電界効果トランジスタの低スレッシ
ュ化はドライブ回路の損失の低減と大電力化を図ること
ができるが、前記により、ターン・オン遅延時間ｔｄｏ
ｎ１が短くなるが、前記式（１０），（１１），（１２
），（１３）より電界効果トランジスタのターン・オン
遅延時間ｔｄｏｎ１を短くするが、ターン・オフ遅延時
間ｔｆｏｆｆ１を長くするとともに上昇時間ｔｒ１，下
降時間ｔｆ１も長くする。特に、ターン・オフ遅延時間
ｔｆｏｆｆ１と下降時間ｔｆ１は急増する。すなわち、
ターン・オフ遅延時間の増加は制御遅延時間の増加とな
り、上昇時間，下降時間の増加はターン・オン損失，タ
ーン・オフ損失の増加となるといった問題点があるとと
もに、（３）出力電流により決まるドレイン電流を流す
ために必要な電圧を越え電界効果トランジスタが完全に
飽和状態になるために必要な電圧ゲート・ソース間電圧
−ＶＧＳ（ＯＮ）は出力電流が大きくなる程高くなり式
（１１），（１３）より電界効果トランジスタの上昇時
間ｔｒ１，下降時間ｔｆ１を長くする。すなわち、ター
ン・オン損失，ターン・オフ損失の増加となるといった
問題点もありスイッチング電源装置の高効率化，高周波
化による小型化と大電力化が困難であるという問題点が
あった。
ュ化はドライブ回路の損失の低減と大電力化を図ること
ができるが、前記により、ターン・オン遅延時間ｔｄｏ
ｎ１が短くなるが、前記式（１０），（１１），（１２
），（１３）より電界効果トランジスタのターン・オン
遅延時間ｔｄｏｎ１を短くするが、ターン・オフ遅延時
間ｔｆｏｆｆ１を長くするとともに上昇時間ｔｒ１，下
降時間ｔｆ１も長くする。特に、ターン・オフ遅延時間
ｔｆｏｆｆ１と下降時間ｔｆ１は急増する。すなわち、
ターン・オフ遅延時間の増加は制御遅延時間の増加とな
り、上昇時間，下降時間の増加はターン・オン損失，タ
ーン・オフ損失の増加となるといった問題点があるとと
もに、（３）出力電流により決まるドレイン電流を流す
ために必要な電圧を越え電界効果トランジスタが完全に
飽和状態になるために必要な電圧ゲート・ソース間電圧
−ＶＧＳ（ＯＮ）は出力電流が大きくなる程高くなり式
（１１），（１３）より電界効果トランジスタの上昇時
間ｔｒ１，下降時間ｔｆ１を長くする。すなわち、ター
ン・オン損失，ターン・オフ損失の増加となるといった
問題点もありスイッチング電源装置の高効率化，高周波
化による小型化と大電力化が困難であるという問題点が
あった。
【００１８】本発明は上記従来の問題点を解決するため
のもので、制御遅延時間の短縮とターン・オン損失，タ
ーン・オフ損失を低減することで高効率化，高周波化に
よる小型化と大電力化が実現できるドライブ回路及びド
ライブ回路を備えたスイッチング電源装置を提供するこ
とを目的とする。
のもので、制御遅延時間の短縮とターン・オン損失，タ
ーン・オフ損失を低減することで高効率化，高周波化に
よる小型化と大電力化が実現できるドライブ回路及びド
ライブ回路を備えたスイッチング電源装置を提供するこ
とを目的とする。
【００１９】
【課題を解決するための手段】この目的を達成するため
に本発明は、パルス幅制御回路の出力によって制御され
る交互にオン・オフを繰り返す２個の駆動用スイッチン
グ素子を設け、この駆動用スイッチング素子によってオ
ン・オフ制御される主スイッチング素子のゲートとソー
ス間に上記駆動用スイッチング素子を介してインダクタ
ンス素子を接続し主スイッチング素子のターン・オフ時
に逆バイアス電圧を印加することができる構成とするも
のである。
に本発明は、パルス幅制御回路の出力によって制御され
る交互にオン・オフを繰り返す２個の駆動用スイッチン
グ素子を設け、この駆動用スイッチング素子によってオ
ン・オフ制御される主スイッチング素子のゲートとソー
ス間に上記駆動用スイッチング素子を介してインダクタ
ンス素子を接続し主スイッチング素子のターン・オフ時
に逆バイアス電圧を印加することができる構成とするも
のである。
【００２０】
【作用】この構成によって、出力電圧を安定化するため
の制御信号を利用しインダクタンス素子を用いて主スイ
ッチング素子のターン・オフ時に逆バイアス電圧を印加
することで主スイッチング素子のターン・オン遅延時間
，ターン・オフ遅延時間の短縮と上昇時間，下降時間の
短縮が可能、すなわち、制御遅延時間の短縮とターン・
オフ損失の低減が可能となり、スイッチング電源装置の
高効率化，高周波化による小型化と大電力化が可能とな
る。
の制御信号を利用しインダクタンス素子を用いて主スイ
ッチング素子のターン・オフ時に逆バイアス電圧を印加
することで主スイッチング素子のターン・オン遅延時間
，ターン・オフ遅延時間の短縮と上昇時間，下降時間の
短縮が可能、すなわち、制御遅延時間の短縮とターン・
オフ損失の低減が可能となり、スイッチング電源装置の
高効率化，高周波化による小型化と大電力化が可能とな
る。
【００２１】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２２】図１は、本発明のドライブ回路を備えた降
圧型スイッチング電源装置の回路構成図である。図１に
おいて、図４と同じものについては同一の符号を記す。 １は直流電源であり、４は駆動用スイッチング素子とし
てのバイポーラトランジスタ４１，バイポーラトランジ
スタ４２（又は、ダイオード），インダクタンス素子４
４よりなる主スイッチング素子としての電界効果トラン
ジスタ５のドライブ回路で、バイポーラトランジスタ４
１のエミッタはバイポーラトランジスタ４２のエミッタ
と抵抗６に接続され、抵抗６を介して電界効果トランジ
スタ５のゲートに接続されている。バイポーラトランジ
スタ４２のコレクタはバイポーラトランジスタ４２のベ
ースとバイポーラトランジスタ４１のベースとインダク
タンス素子４４と出力端に接続される誤差検出回路３に
より出力を安定にするように電界効果トランジスタ５を
オン・オフさせるためのパルス信号を出力するパルス幅
制御回路２の出力に接続され、インダクタンス素子４４
の他の一端は電界効果トランジスタ５のソースと直流電
源１のプラス端子に接続され、バイポーラトランジスタ
４２のコレクタは直流電源１のマイナス端子に接続され
ている。電界効果トランジスタ５のドレインはダイオー
ド７１，インダクタンス素子７２，コンデンサ７３より
なる整流平滑回路７に接続される。
圧型スイッチング電源装置の回路構成図である。図１に
おいて、図４と同じものについては同一の符号を記す。 １は直流電源であり、４は駆動用スイッチング素子とし
てのバイポーラトランジスタ４１，バイポーラトランジ
スタ４２（又は、ダイオード），インダクタンス素子４
４よりなる主スイッチング素子としての電界効果トラン
ジスタ５のドライブ回路で、バイポーラトランジスタ４
１のエミッタはバイポーラトランジスタ４２のエミッタ
と抵抗６に接続され、抵抗６を介して電界効果トランジ
スタ５のゲートに接続されている。バイポーラトランジ
スタ４２のコレクタはバイポーラトランジスタ４２のベ
ースとバイポーラトランジスタ４１のベースとインダク
タンス素子４４と出力端に接続される誤差検出回路３に
より出力を安定にするように電界効果トランジスタ５を
オン・オフさせるためのパルス信号を出力するパルス幅
制御回路２の出力に接続され、インダクタンス素子４４
の他の一端は電界効果トランジスタ５のソースと直流電
源１のプラス端子に接続され、バイポーラトランジスタ
４２のコレクタは直流電源１のマイナス端子に接続され
ている。電界効果トランジスタ５のドレインはダイオー
ド７１，インダクタンス素子７２，コンデンサ７３より
なる整流平滑回路７に接続される。
【００２３】上記構成による動作を図２も参照して詳し
く説明する。図２は各部の動作波形を示したものであり
、（ａ）はパルス幅制御回路２の出力波形、（ｂ）は電
界効果トランジスタ５のゲート・ソース間電圧波形−Ｖ
ＧＳ、（ｃ）は電界効果トランジスタ５のドレイン・ソ
ース間電圧波形−ＶＤＳとドレイン電流波形−ＩＤ、（
ｄ）はインダクタンス素子７２の両端電圧波形、（ｅ）
はインダクタンス素子４４の両端電圧波形を示したもの
である。
く説明する。図２は各部の動作波形を示したものであり
、（ａ）はパルス幅制御回路２の出力波形、（ｂ）は電
界効果トランジスタ５のゲート・ソース間電圧波形−Ｖ
ＧＳ、（ｃ）は電界効果トランジスタ５のドレイン・ソ
ース間電圧波形−ＶＤＳとドレイン電流波形−ＩＤ、（
ｄ）はインダクタンス素子７２の両端電圧波形、（ｅ）
はインダクタンス素子４４の両端電圧波形を示したもの
である。
【００２４】まず、パルス幅制御回路２からロウレベル
の信号が出力されると、バイポーラトランジスタ４１が
オンしバイポーラトランジスタ４２がオフし、インダク
タンス素子４４の両端には直流電源１の電圧が印加され
るとともに、電界効果トランジスタ５のゲート・ソース
間にも直流電源１の電圧が印加される。すなわち、電界
効果トランジスタ５の入力容量５ａのゲート端子５ａ（
ｇ）が抵抗６，バイポーラトランジスタ４１を介して直
流電源１のマイナス側に接続されたことになり、直流電
源１の電圧値をＥ、電界効果トランジスタ５の入力容量
をＣｉｎ、抵抗６の抵抗値をＲ６とし電界効果トランジ
スタ５のソース電位を基準とすると電界効果トランジス
タ５のゲート・ソース間電圧−ＶＧＳは時定数Ｃｉｎ・
Ｒ６でＶＧＧから−Ｅまで変化する。この途中において
電界効果トランジスタ５のスレッシュ電圧を−ＶＧＳ（
ＴＨ）とすると、 −ＶＧＳ（ＴＨ）≦−ＶＧＳ……（１４）となると電界
効果トランジスタ５がオンし、ドレイン電流−ＩＤが流
れるとともにインダクタンス素子７２には、 Ｅ−ＶＯ−ＶＤＳ（ＳＡＴ）……（１５）の電圧が印加
される。
の信号が出力されると、バイポーラトランジスタ４１が
オンしバイポーラトランジスタ４２がオフし、インダク
タンス素子４４の両端には直流電源１の電圧が印加され
るとともに、電界効果トランジスタ５のゲート・ソース
間にも直流電源１の電圧が印加される。すなわち、電界
効果トランジスタ５の入力容量５ａのゲート端子５ａ（
ｇ）が抵抗６，バイポーラトランジスタ４１を介して直
流電源１のマイナス側に接続されたことになり、直流電
源１の電圧値をＥ、電界効果トランジスタ５の入力容量
をＣｉｎ、抵抗６の抵抗値をＲ６とし電界効果トランジ
スタ５のソース電位を基準とすると電界効果トランジス
タ５のゲート・ソース間電圧−ＶＧＳは時定数Ｃｉｎ・
Ｒ６でＶＧＧから−Ｅまで変化する。この途中において
電界効果トランジスタ５のスレッシュ電圧を−ＶＧＳ（
ＴＨ）とすると、 −ＶＧＳ（ＴＨ）≦−ＶＧＳ……（１４）となると電界
効果トランジスタ５がオンし、ドレイン電流−ＩＤが流
れるとともにインダクタンス素子７２には、 Ｅ−ＶＯ−ＶＤＳ（ＳＡＴ）……（１５）の電圧が印加
される。
【００２５】ただし、ＶＯは出力電圧であり、ＶＤＳ（
ＳＡＴ）は、電界効果トランジスタ５のドレイン・ソー
ス飽和電圧値でありドレイン電流に比例する。すなわち
、出力電流に比例する。
ＳＡＴ）は、電界効果トランジスタ５のドレイン・ソー
ス飽和電圧値でありドレイン電流に比例する。すなわち
、出力電流に比例する。
【００２６】次に、パルス幅制御回路２からハイレベル
の信号が出力されると、バイポーラトランジスタ４１が
オフしバイポーラトランジスタ４２がオンする。すなわ
ち、電界効果トランジスタ５の入力容量５ａのゲート端
子５ａ（ｇ）が抵抗６，バイポーラトランジスタ４２、
インダクタンス素子４４を介して電界効果トランジスタ
５の入力容量５ａのソース端子５ａ（ｓ）に接続された
ことになり電界効果トランジスタ５のゲート・ソース間
電圧−ＶＧＳは時定数Ｃｉｎ・Ｒ６で−Ｅからこの時イ
ンダクタンス素子４４に蓄積されたエネルギーと電界効
果トランジスタ５の入力容量５ａに蓄積されていたエネ
ルギーにより決まる電圧ＶＧＧまで変化する。この途中
において、 −ＶＧＳ（ＴＨ）≧−ＶＧＳ……（１６）となると電界
効果トランジスタ５がオフしドレイン電流が流れなくな
るとともにインダクタンス素子７２には、−（ＶＯ−Ｖ
Ｆ７１）……（１７） の電圧が印加される。
の信号が出力されると、バイポーラトランジスタ４１が
オフしバイポーラトランジスタ４２がオンする。すなわ
ち、電界効果トランジスタ５の入力容量５ａのゲート端
子５ａ（ｇ）が抵抗６，バイポーラトランジスタ４２、
インダクタンス素子４４を介して電界効果トランジスタ
５の入力容量５ａのソース端子５ａ（ｓ）に接続された
ことになり電界効果トランジスタ５のゲート・ソース間
電圧−ＶＧＳは時定数Ｃｉｎ・Ｒ６で−Ｅからこの時イ
ンダクタンス素子４４に蓄積されたエネルギーと電界効
果トランジスタ５の入力容量５ａに蓄積されていたエネ
ルギーにより決まる電圧ＶＧＧまで変化する。この途中
において、 −ＶＧＳ（ＴＨ）≧−ＶＧＳ……（１６）となると電界
効果トランジスタ５がオフしドレイン電流が流れなくな
るとともにインダクタンス素子７２には、−（ＶＯ−Ｖ
Ｆ７１）……（１７） の電圧が印加される。
【００２７】ただし、ＶＦ７１は、ダイオード７１の順
方向電圧で順電流に比例する。すなわち、出力電流に比
例する。
方向電圧で順電流に比例する。すなわち、出力電流に比
例する。
【００２８】ここで、パルス幅制御回路２からロウレベ
ルの信号が出力されている期間をＴＯＮ、ハイレベルの
信号が出力されている期間をＴＯＦＦとすると、ＴＯＮ
期間のインダクタンス素子７２の電流変化量は、〔Ｅ−
（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ……（１８
）となり、ＴＯＦＦ期間のインダクタンス素子７２の電
流変化量は、 （ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（１９）となる
。定常状態ではインダクタンス素子７２の電流変化量は
等しいので、 〔Ｅ−（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ＝（
ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（２０）となり、
これより出力電圧ＶＯは、 ＶＯ＝ＴＯＮ／Ｔ・（Ｅ−ＶＤＳ（ＳＡＴ））＋（Ｉ−
ＴＯＮ）／Ｔ・ＶＦ７１……（２１） となる。
ルの信号が出力されている期間をＴＯＮ、ハイレベルの
信号が出力されている期間をＴＯＦＦとすると、ＴＯＮ
期間のインダクタンス素子７２の電流変化量は、〔Ｅ−
（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ……（１８
）となり、ＴＯＦＦ期間のインダクタンス素子７２の電
流変化量は、 （ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（１９）となる
。定常状態ではインダクタンス素子７２の電流変化量は
等しいので、 〔Ｅ−（ＶＯ−ＶＤＳ（ＳＡＴ））〕／Ｌ・ＴＯＮ＝（
ＶＯ−ＶＦ７１）／Ｌ・ＴＯＦＦ……（２０）となり、
これより出力電圧ＶＯは、 ＶＯ＝ＴＯＮ／Ｔ・（Ｅ−ＶＤＳ（ＳＡＴ））＋（Ｉ−
ＴＯＮ）／Ｔ・ＶＦ７１……（２１） となる。
【００２９】ただし、Ｔは周期で、式（９）である。こ
れより、直流電源電圧の変化，出力電流の変化（ＶＤＳ
（ＳＡＴ），ＶＦ７１の変化に依存）に対してＴＯＮを
変化させることで出力を一定にできる。すなわち、ＴＯ
Ｎ期間を制御することで出力電圧ＶＯを安定化すること
ができる。
れより、直流電源電圧の変化，出力電流の変化（ＶＤＳ
（ＳＡＴ），ＶＦ７１の変化に依存）に対してＴＯＮを
変化させることで出力を一定にできる。すなわち、ＴＯ
Ｎ期間を制御することで出力電圧ＶＯを安定化すること
ができる。
【００３０】又、逆バイアスＶＧＧはＴＯＮ期間にイン
ダクタンス素子４４に蓄積されるエネルギーが、１／２
・Ｌ・ｉ２＝１／２・Ｌ・（Ｅ／Ｌ・ＴＯＮ）２＝１／
（２・Ｌ）・Ｅ２・ＴＯＮ２……（２２）であり、電界
効果トランジスタ５の入力容量５ａに蓄積されているエ
ネルギーが、 １／２・Ｃｉｎ・Ｅ２……（２３） であり、パルス幅制御回路２からハイレベルの信号が出
力されると同時にインダクタンス素子４４に蓄積してい
たエネルギーが抵抗６，バイポーラトランジスタ４２を
介して電界効果トランジスタ５の入力容量５ａに移るた
め、 １／（２・Ｌ）・Ｅ２・ＴＯＮ２−１／２・Ｃｉｎ・Ｅ
２＝１／２・Ｃｉｎ・〔ＴＯＮ２／（Ｌ・Ｃｉｎ）−１
〕・Ｅ２……（２４） より、 ＶＧＧ＝〔ＴＯＮ２／（Ｌ・Ｃｉｎ）−１〕１／２・Ｅ
……（２５） となる。
ダクタンス素子４４に蓄積されるエネルギーが、１／２
・Ｌ・ｉ２＝１／２・Ｌ・（Ｅ／Ｌ・ＴＯＮ）２＝１／
（２・Ｌ）・Ｅ２・ＴＯＮ２……（２２）であり、電界
効果トランジスタ５の入力容量５ａに蓄積されているエ
ネルギーが、 １／２・Ｃｉｎ・Ｅ２……（２３） であり、パルス幅制御回路２からハイレベルの信号が出
力されると同時にインダクタンス素子４４に蓄積してい
たエネルギーが抵抗６，バイポーラトランジスタ４２を
介して電界効果トランジスタ５の入力容量５ａに移るた
め、 １／（２・Ｌ）・Ｅ２・ＴＯＮ２−１／２・Ｃｉｎ・Ｅ
２＝１／２・Ｃｉｎ・〔ＴＯＮ２／（Ｌ・Ｃｉｎ）−１
〕・Ｅ２……（２４） より、 ＶＧＧ＝〔ＴＯＮ２／（Ｌ・Ｃｉｎ）−１〕１／２・Ｅ
……（２５） となる。
【００３１】ただし、Ｌはインダクタンス素子４４のイ
ンダクタンス値である。従って、式（２５）より、ＴＯ
Ｎ２／（Ｌ・Ｃｉｎ）＞１……（２６）となるようなイ
ンダクタンス素子４４のインダクタンス値Ｌを設定する
ことにより、 ＶＧＧ＝〔ＴＯＮ２／（Ｌ・Ｃｉｎ）−１〕１／２・Ｅ
＞０……（２７） となり、電界効果トランジスタ５のゲート電位をソース
電位に対し高くすることが可能となる。すなわち、電界
効果トランジスタ５のターン・オフ時に逆バイアスを印
加することができる。
ンダクタンス値である。従って、式（２５）より、ＴＯ
Ｎ２／（Ｌ・Ｃｉｎ）＞１……（２６）となるようなイ
ンダクタンス素子４４のインダクタンス値Ｌを設定する
ことにより、 ＶＧＧ＝〔ＴＯＮ２／（Ｌ・Ｃｉｎ）−１〕１／２・Ｅ
＞０……（２７） となり、電界効果トランジスタ５のゲート電位をソース
電位に対し高くすることが可能となる。すなわち、電界
効果トランジスタ５のターン・オフ時に逆バイアスを印
加することができる。
【００３２】さらに、出力電流が増加すると、電界効果
トランジスタ５のドレイン電流，ダイオード７１の順方
向電流が増加し、ＶＤＳ（ＳＡＴ），ＶＦ７１が大きく
なるため出力電圧ＶＯを一定にするためにはＴＯＮが大
きくなる。これにより、逆バイアス電圧ＶＧＧも大きく
なる。すなわち、出力電流に応じた逆バイアス電圧が印
加できる。
トランジスタ５のドレイン電流，ダイオード７１の順方
向電流が増加し、ＶＤＳ（ＳＡＴ），ＶＦ７１が大きく
なるため出力電圧ＶＯを一定にするためにはＴＯＮが大
きくなる。これにより、逆バイアス電圧ＶＧＧも大きく
なる。すなわち、出力電流に応じた逆バイアス電圧が印
加できる。
【００３３】上述の動作において電界効果トランジスタ
５のスイッチング動作を図３，図４，図５，図６を参照
して詳しく説明する。図３は誤差検出回路３の信号によ
りパルス幅制御回路２の出力よりロウレベルの信号が出
力され、バイポーラトランジスタ４１がオンし、バイポ
ーラトランジスタ４２がオフした状態の等価回路図を示
したものであり、図４は電界効果トランジスタ５の各部
の動作波形図を示したものであり、（１）はゲート・ソ
ース間電圧波形−ＶＧＳ、（２）はドレイン・ソース間
電圧波形−ＶＤＳとドレイン電流−ＩＤを示したもので
ある。図３において図１と同じものについては同一の符
号を記す。４１ａはバイポーラトランジスタ４１のオン
状態、４２ｂはバイポーラトランジスタ４２のオフ状態
、４４はインダクタンス素子、５ａは電界効果トランジ
スタ５の入力容量、５ａ（ｇ）は電界効果トランジスタ
５の入力容量のゲート端子、５ａ（ｓ）は電界効果トラ
ンジスタ５の入力容量のソース端子を示す。図５は誤差
検出回路３の信号によりパルス幅制御回路２の出力より
ハイレベルの信号が出力されバイポーラトランジスタ４
１がオフし、バイポーラトランジスタ４２がオンした状
態の等価回路図を示したものであり、図６は電界効果ト
ランジスタ５の各部の動作波形図を示したものであり、
（１）はゲート・ソース間電圧波形−ＶＧＳ、（２）は
ドレイン・ソース間電圧波形−ＶＤＳとドレイン電流−
ＩＤを示したものである。図５において図１と同じもの
については同一の符号を記す。４１ｂはバイポーラトラ
ンジスタ４１のオフ状態、４２ａはバイポーラトランジ
スタ４２のオン状態、５ａは電界効果トランジスタ５の
入力容量、５ａ（ｇ）は電界効果トランジスタ５の入力
容量のゲート端子、５ａ（ｓ）は電界効果トランジスタ
５の入力容量のソース端子を示す。
５のスイッチング動作を図３，図４，図５，図６を参照
して詳しく説明する。図３は誤差検出回路３の信号によ
りパルス幅制御回路２の出力よりロウレベルの信号が出
力され、バイポーラトランジスタ４１がオンし、バイポ
ーラトランジスタ４２がオフした状態の等価回路図を示
したものであり、図４は電界効果トランジスタ５の各部
の動作波形図を示したものであり、（１）はゲート・ソ
ース間電圧波形−ＶＧＳ、（２）はドレイン・ソース間
電圧波形−ＶＤＳとドレイン電流−ＩＤを示したもので
ある。図３において図１と同じものについては同一の符
号を記す。４１ａはバイポーラトランジスタ４１のオン
状態、４２ｂはバイポーラトランジスタ４２のオフ状態
、４４はインダクタンス素子、５ａは電界効果トランジ
スタ５の入力容量、５ａ（ｇ）は電界効果トランジスタ
５の入力容量のゲート端子、５ａ（ｓ）は電界効果トラ
ンジスタ５の入力容量のソース端子を示す。図５は誤差
検出回路３の信号によりパルス幅制御回路２の出力より
ハイレベルの信号が出力されバイポーラトランジスタ４
１がオフし、バイポーラトランジスタ４２がオンした状
態の等価回路図を示したものであり、図６は電界効果ト
ランジスタ５の各部の動作波形図を示したものであり、
（１）はゲート・ソース間電圧波形−ＶＧＳ、（２）は
ドレイン・ソース間電圧波形−ＶＤＳとドレイン電流−
ＩＤを示したものである。図５において図１と同じもの
については同一の符号を記す。４１ｂはバイポーラトラ
ンジスタ４１のオフ状態、４２ａはバイポーラトランジ
スタ４２のオン状態、５ａは電界効果トランジスタ５の
入力容量、５ａ（ｇ）は電界効果トランジスタ５の入力
容量のゲート端子、５ａ（ｓ）は電界効果トランジスタ
５の入力容量のソース端子を示す。
【００３４】まず、パルス幅制御回路２からロウレベル
の信号が出力され電界効果トランジスタ５が完全に飽和
状態になるまでの時間（以下立上がり時間）をｔｏｎ２
とすると、ｔｏｎ２はパルス幅制御回路２からロウレベ
ルの信号が出力され電界効果トランジスタ５のゲート・
ソース間電圧−ＶＧＳがＶＧＧからスレッシュ電圧−Ｖ
ＧＳ（ＴＨ）になる時間（以下ターン・オン遅延時間）
ｔｄｏｎ２と電界効果トランジスタ５のゲート・ソース
間電圧−ＶＧＳがスレッシュ電圧−ＶＧＳ（ＴＨ）を越
え出力電流により決まるドレイン電流を流すために必要
な電圧を越え電界効果トランジスタ５が完全に飽和状態
になるために必要な電圧−ＶＧＳ（ＯＮ）になるまでの
時間（以下上昇時間）ｔｒ２からなり、ターン・オン遅
延時間ｔｄｏｎ２，上昇時間ｔｒ２はそれぞれ、 ｔｄｏｎ２＝−Ｃｉｎ・Ｒ６・Ｉｎ｛〔（Ｅ＋ＶＧＧ）
−ＶＧＳ（ＴＨ）〕／（Ｅ＋ＶＧＧ）｝……（２８）ｔ
ｒ２＝−Ｃｉｎ・Ｒ６・Ｉｎ｛〔（Ｅ＋ＶＧＧ）−ＶＧ
Ｓ（ＯＮ）〕／〔（Ｅ＋ＶＧＧ）−ＶＧＳ（ＴＨ）〕｝
……（２９）となる。
の信号が出力され電界効果トランジスタ５が完全に飽和
状態になるまでの時間（以下立上がり時間）をｔｏｎ２
とすると、ｔｏｎ２はパルス幅制御回路２からロウレベ
ルの信号が出力され電界効果トランジスタ５のゲート・
ソース間電圧−ＶＧＳがＶＧＧからスレッシュ電圧−Ｖ
ＧＳ（ＴＨ）になる時間（以下ターン・オン遅延時間）
ｔｄｏｎ２と電界効果トランジスタ５のゲート・ソース
間電圧−ＶＧＳがスレッシュ電圧−ＶＧＳ（ＴＨ）を越
え出力電流により決まるドレイン電流を流すために必要
な電圧を越え電界効果トランジスタ５が完全に飽和状態
になるために必要な電圧−ＶＧＳ（ＯＮ）になるまでの
時間（以下上昇時間）ｔｒ２からなり、ターン・オン遅
延時間ｔｄｏｎ２，上昇時間ｔｒ２はそれぞれ、 ｔｄｏｎ２＝−Ｃｉｎ・Ｒ６・Ｉｎ｛〔（Ｅ＋ＶＧＧ）
−ＶＧＳ（ＴＨ）〕／（Ｅ＋ＶＧＧ）｝……（２８）ｔ
ｒ２＝−Ｃｉｎ・Ｒ６・Ｉｎ｛〔（Ｅ＋ＶＧＧ）−ＶＧ
Ｓ（ＯＮ）〕／〔（Ｅ＋ＶＧＧ）−ＶＧＳ（ＴＨ）〕｝
……（２９）となる。
【００３５】次に、パルス幅制御回路２からハイレベル
の信号が出力され電界効果トランジスタ５が完全にオフ
状態になるまでの時間（以下立下がり時間）をｔｏｆｆ
２とすると、ｔｏｆｆ２はパルス幅制御回路２からハイ
レベルの信号が出力され電界効果トランジスタ５のゲー
ト・ソース間電圧−ＶＧＳが−Ｅから出力電流により決
まるドレイン電流を流すために必要な電圧−ＶＧＳ（Ｏ
Ｎ）になるまでの時間（以下ターン・オフ遅延時間）ｔ
ｆｏｆｆ２と電界効果トランジスタ５のゲート・ソース
間電圧−ＶＧＳが出力電流により決まるドレイン電流を
流すために必要な電圧−ＶＧＳ（ＯＮ）からスレッシュ
電圧−ＶＧＳ（ＴＨ）になるまでの時間（以下下降時間
）ｔｆ２からなり、ターン・オフ遅延時間ｔｆｏｆｆ２
，下降時間ｔｆ２はそれぞれ、ｔｄｏｆｆ２＝−Ｃｉｎ
・Ｒ６・Ｉｎ〔（ＶＧＳ（ＯＮ）＋ＶＧＧ／（Ｅ＋ＶＧ
Ｇ）〕……（３０） ｔｆ２＝−Ｃｉｎ・Ｒ６・Ｉｎ〔（ＶＧＳ（ＴＨ）＋Ｖ
ＧＧ）／ＶＧＳ（ＯＮ）＋ＶＧＧ〕……（３１） となる。従って、前記式（２８），（２９），（３０）
，（３１）より （１）電界効果トランジスタの低ＲＯＮ化に伴う入力容
量Ｃｉｎの増加に対しては逆バイアス電圧ＶＧＧを高く
する、すなわち、ドライブ回路内のインダクタンス素子
４４のＬ値を小さくすることでターン・オン遅延時間，
ターン・オフ遅延時間，上昇時間，下降時間の短縮がで
きる。 すなわち、制御遅延時間の短縮とターン・オン損失，タ
ーン・オフ損失の低減ができる。
の信号が出力され電界効果トランジスタ５が完全にオフ
状態になるまでの時間（以下立下がり時間）をｔｏｆｆ
２とすると、ｔｏｆｆ２はパルス幅制御回路２からハイ
レベルの信号が出力され電界効果トランジスタ５のゲー
ト・ソース間電圧−ＶＧＳが−Ｅから出力電流により決
まるドレイン電流を流すために必要な電圧−ＶＧＳ（Ｏ
Ｎ）になるまでの時間（以下ターン・オフ遅延時間）ｔ
ｆｏｆｆ２と電界効果トランジスタ５のゲート・ソース
間電圧−ＶＧＳが出力電流により決まるドレイン電流を
流すために必要な電圧−ＶＧＳ（ＯＮ）からスレッシュ
電圧−ＶＧＳ（ＴＨ）になるまでの時間（以下下降時間
）ｔｆ２からなり、ターン・オフ遅延時間ｔｆｏｆｆ２
，下降時間ｔｆ２はそれぞれ、ｔｄｏｆｆ２＝−Ｃｉｎ
・Ｒ６・Ｉｎ〔（ＶＧＳ（ＯＮ）＋ＶＧＧ／（Ｅ＋ＶＧ
Ｇ）〕……（３０） ｔｆ２＝−Ｃｉｎ・Ｒ６・Ｉｎ〔（ＶＧＳ（ＴＨ）＋Ｖ
ＧＧ）／ＶＧＳ（ＯＮ）＋ＶＧＧ〕……（３１） となる。従って、前記式（２８），（２９），（３０）
，（３１）より （１）電界効果トランジスタの低ＲＯＮ化に伴う入力容
量Ｃｉｎの増加に対しては逆バイアス電圧ＶＧＧを高く
する、すなわち、ドライブ回路内のインダクタンス素子
４４のＬ値を小さくすることでターン・オン遅延時間，
ターン・オフ遅延時間，上昇時間，下降時間の短縮がで
きる。 すなわち、制御遅延時間の短縮とターン・オン損失，タ
ーン・オフ損失の低減ができる。
【００３６】（２）電界効果トランジスタ５の低スレッ
シュ化に対してもドライブ回路内のインダクタンス素子
４４のＬ値を小さくし、逆バイアス電圧ＶＧＧを高くす
ることでターン・オフ遅延時間，上昇時間，下降時間の
短縮ができる。すなわち、制御遅延時間の短縮とターン
・オン損失，ターン・オフ損失の低減ができる。
シュ化に対してもドライブ回路内のインダクタンス素子
４４のＬ値を小さくし、逆バイアス電圧ＶＧＧを高くす
ることでターン・オフ遅延時間，上昇時間，下降時間の
短縮ができる。すなわち、制御遅延時間の短縮とターン
・オン損失，ターン・オフ損失の低減ができる。
【００３７】（３）大電力化に伴う電界効果トランジス
タ５を完全な飽和状態にするゲート・ソース間電圧−Ｖ
ＧＳ（ＯＮ）の増加に対しても前述のように逆バイアス
電圧ＶＧＧが出力電流の増加に伴い高くなるとともにド
ライブ回路内のインダクタンス素子４４のＬ値を小さく
することで逆バイアス電圧ＶＧＧを高くできるため上昇
時間，下降時間の短縮ができる。すなわち、ターン・オ
ン損失，ターン・オフ損失の低減ができることとなり、
スイッチング電源装置の高効率化，高周波化による小型
化及び大電力化が実現できる。
タ５を完全な飽和状態にするゲート・ソース間電圧−Ｖ
ＧＳ（ＯＮ）の増加に対しても前述のように逆バイアス
電圧ＶＧＧが出力電流の増加に伴い高くなるとともにド
ライブ回路内のインダクタンス素子４４のＬ値を小さく
することで逆バイアス電圧ＶＧＧを高くできるため上昇
時間，下降時間の短縮ができる。すなわち、ターン・オ
ン損失，ターン・オフ損失の低減ができることとなり、
スイッチング電源装置の高効率化，高周波化による小型
化及び大電力化が実現できる。
【００３８】なお、上記実施例では、スイッチング電源
装置を例として説明したが、これはドライブ回路として
他の用途にも有効に活用できることは記すまでもない。
装置を例として説明したが、これはドライブ回路として
他の用途にも有効に活用できることは記すまでもない。
【００３９】
【発明の効果】以上のように本発明は、パルス幅制御回
路の出力によって制御される交互にオン・オフを繰り返
す２個の駆動用スイッチング素子を設け、この駆動用ス
イッチング素子によってオン・オフ制御される主スイッ
チング素子のゲートとソース間に上記駆動用スイッチン
グ素子を介してインダクタンス素子を接続することによ
り、従来と同じ制御方式で出力電圧を安定化できるとと
もにその制御信号で容易に主スイッチング素子のターン
・オフ時に出力電流に応じた、主スイッチング素子の低
スレッシュ化及び低ＲＯＮ化による入力容量の増加に応
じた逆バイアス電圧を印加することができ、主スイッチ
ング素子のターン・オン時間，ターン・オフ時間の短縮
が可能となりターン・オン損失，ターン・オフ損失の低
減を図ることができるとともに制御遅延時間の短縮も図
ることができるといった効果があり、このドライブ回路
を用いることによりスイッチング電源装置として、高効
率化，高周波化による小型化及び大電力化における小型
化が実現できるものである。
路の出力によって制御される交互にオン・オフを繰り返
す２個の駆動用スイッチング素子を設け、この駆動用ス
イッチング素子によってオン・オフ制御される主スイッ
チング素子のゲートとソース間に上記駆動用スイッチン
グ素子を介してインダクタンス素子を接続することによ
り、従来と同じ制御方式で出力電圧を安定化できるとと
もにその制御信号で容易に主スイッチング素子のターン
・オフ時に出力電流に応じた、主スイッチング素子の低
スレッシュ化及び低ＲＯＮ化による入力容量の増加に応
じた逆バイアス電圧を印加することができ、主スイッチ
ング素子のターン・オン時間，ターン・オフ時間の短縮
が可能となりターン・オン損失，ターン・オフ損失の低
減を図ることができるとともに制御遅延時間の短縮も図
ることができるといった効果があり、このドライブ回路
を用いることによりスイッチング電源装置として、高効
率化，高周波化による小型化及び大電力化における小型
化が実現できるものである。
【図１】本発明のドライブ回路を備えたスイッチング電
源装置の一実施例を示す回路構成図
源装置の一実施例を示す回路構成図
【図２】本発明の一実施例におけるスイッチング電源装
置の各部の動作波形図
置の各部の動作波形図
【図３】本発明の一実施例におけるスイッチング電源装
置の主スイッチング素子のターン・オン時の等価回路図
置の主スイッチング素子のターン・オン時の等価回路図
【図４】本発明の一実施例におけるスイッチング電源装
置の主スイッチング素子のターン・オン時の各部の動作
波形図
置の主スイッチング素子のターン・オン時の各部の動作
波形図
【図５】本発明の一実施例におけるスイッチング電源装
置の主スイッチング素子のターン・オフ時の等価回路図
置の主スイッチング素子のターン・オフ時の等価回路図
【図６】本発明の一実施例におけるスイッチング電源装
置の主スイッチング素子のターン・オフ時の各部の動作
波形図
置の主スイッチング素子のターン・オフ時の各部の動作
波形図
【図７】従来のスイッチング電源装置の一実施例を示す
回路構成図
回路構成図
【図８】従来のスイッチング電源装置の各部の動作波形
図
図
【図９】従来のスイッチング電源装置の主スイッチング
素子のターン・オン時の等価回路図
素子のターン・オン時の等価回路図
【図１０】従来のスイッチング電源装置の主スイッチン
グ素子のターン・オン時の各部の動作波形図
グ素子のターン・オン時の各部の動作波形図
【図１１】
従来のスイッチング電源装置の主スイッチング素子のタ
ーン・オフ時の等価回路図
従来のスイッチング電源装置の主スイッチング素子のタ
ーン・オフ時の等価回路図
【図１２】従来のスイッチング電源装置の主スイッチン
グ素子のターン・オフ時の各部の動作波形図
グ素子のターン・オフ時の各部の動作波形図
１ 直流電源
２ パルス幅制御回路
３ 誤差検出回路
４ ドライブ回路
４１ バイポーラトランジスタ
４２ バイポーラトランジスタ又はダイオード４３
抵抗 ４４ インダクタンス素子 ５ 電界効果トランジスタ ５ａ 電界効果トランジスタ５の入力容量５ａ（ａ）
電界効果トランジスタ５の入力容量のゲート端子 ５ａ（ｓ） 電界効果トランジスタ５の入力容量のソ
ース端子 ６ 抵抗 ７ 整流平滑回路 ７１ 整流ダイオード ７２ インダクタンス素子 ７３ コンデンサ
抵抗 ４４ インダクタンス素子 ５ 電界効果トランジスタ ５ａ 電界効果トランジスタ５の入力容量５ａ（ａ）
電界効果トランジスタ５の入力容量のゲート端子 ５ａ（ｓ） 電界効果トランジスタ５の入力容量のソ
ース端子 ６ 抵抗 ７ 整流平滑回路 ７１ 整流ダイオード ７２ インダクタンス素子 ７３ コンデンサ
Claims (2)
- 【請求項１】パルス幅制御回路の出力によって制御され
る交互にオン・オフを繰り返す２個の駆動用スイッチン
グ素子を設け、この駆動用スイッチング素子によってオ
ン・オフ制御される主スイッチング素子のゲートとソー
ス間に上記駆動用スイッチング素子を介してインダクタ
ンス素子を接続した主スイッチング素子のドライブ回路
。 - 【請求項２】請求項１記載のドライブ回路を用いたスイ
ッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408983A JPH04233318A (ja) | 1990-12-28 | 1990-12-28 | ドライブ回路及びそれを用いたスイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408983A JPH04233318A (ja) | 1990-12-28 | 1990-12-28 | ドライブ回路及びそれを用いたスイッチング電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233318A true JPH04233318A (ja) | 1992-08-21 |
Family
ID=18518373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408983A Pending JPH04233318A (ja) | 1990-12-28 | 1990-12-28 | ドライブ回路及びそれを用いたスイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233318A (ja) |
-
1990
- 1990-12-28 JP JP2408983A patent/JPH04233318A/ja active Pending
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