JPH04233348A - ディジタル信号同期装置 - Google Patents

ディジタル信号同期装置

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JPH04233348A
JPH04233348A JP3144144A JP14414491A JPH04233348A JP H04233348 A JPH04233348 A JP H04233348A JP 3144144 A JP3144144 A JP 3144144A JP 14414491 A JP14414491 A JP 14414491A JP H04233348 A JPH04233348 A JP H04233348A
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signal
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    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送システ
ムに関し、特には入力クロック信号に同期した入力ディ
ジタル信号を局部的に発生した出力クロック信号に同期
させる同期システムに関する。
【０００２】
【従来の技術】ディジタル伝送システムでは、しばしば
、入力データ信号を新たな基準クロック信号に合わせる
必要がある。代表的には、この入力データ信号を第一の
基準クロック信号に合わせ、出力データ信号を新たな基
準クロック信号に合わせる。
【０００３】第一基準クロック信号と新たな基準クロッ
ク信号とは、通常は同一の標準クロック速度であるが、
互いに他方に対して変化する傾向がある。これらの変化
によって、ふらつき（ｗａｎｄｅｒ）や、ジッターや位
相偏移のような諸特性が現われる。
【０００４】代表的には、これらの特性の影響を最小に
するために弾力的な記憶装置が使用されている。これら
弾力的記憶装置には、データのアンダーフロー及びオー
バフローを防止する何らかの手段が必要である。このた
め、弾力的記憶装置の書込みアドレスと読出しアドレス
との間の隔離が位相検出器を用いて為され、この弾力的
記憶装置からデータを読出す速度を制御することが従来
行なわれていた。このような手段は「詰め込み（ｓｔｕ
ｆｆｉｎｇ）」として広く知られている。
【０００５】しかしながら、幾つかのディジタル伝送シ
ステムでは、入力データ信号にいわゆる「ギャップ」が
存在している。即ち、入力データ信号中に、弾力的記憶
装置を介して伝送されるべき情報を含まない部分が存在
している。このようなディジタル伝送信号の例には、Ｄ
Ｓ３ディジタル信号や、ＤＳ１ディジタル信号、ＳＯＮ
ＥＴ・ＳＴＳ１信号、ＳＯＮＥＴ・ＶＴ信号等が有る。
【０００６】代表的な弾力的記憶装置では、そのような
入力データ信号の各エレメントが書込まれた後で書込み
アドレスがインクレメントされる。しかし、ギャップが
入力データ信号中に現われるときは、このギャップの期
間中、書込みアドレス・カウンターのインクレメントが
禁止される。
【０００７】書込みアドレス・カウンターの進行を禁止
することによって、弾力的記憶装置の書込みアドレスと
読出しアドレスとの間の分離に明確な急変（ｊｕｍｐ）
を起こすことがあり、この結果、不所望な「詰め込み」
が起きる。書込みアドレスと読出しアドレスとの間の分
離が急変する問題を解消するために通常使用されている
技法には、第一の弾力的記憶装置及び関連する位相検出
器を使用して入力データ信号中に存在するギャップを平
準化し、且つ第一基準クロック信号を適切に調節する技
法が有る。
【０００８】続いて、この平準化されたデータと調節さ
れた第一基準クロック信号とは、第二の同期化弾力的記
憶装置及びこの記憶装置と関連する位相検出器へ入力し
、これら記憶装置及び位相検出器によって新たな基準ク
ロック信号と同期した所望のデータ信号が発生する。
【０００９】
【発明が解決しようとする課題】この付加された同期化
弾力的記憶装置及び位相検出器を使用することによって
上記問題は解決されるが、このような解決法はそれを履
行するのが高価なために好ましくない。更に、この付加
された弾力的記憶装置を使用することによって、平準化
プロセス中に不要な遅延時間が発生する。本発明は、弾
力的記憶装置を用いた従来の同期装置の上記問題を解決
することを目的としている。
【００１０】
【課題を解決するための手段】本発明により、弾力的記
憶装置を用いた従来の同期装置の問題は、単一の弾力的
記憶装置及びこの記憶装置と関連する位相検出器を使用
し、該位相検出器へ入力する書込みアドレスを入力デー
タ信号中に存在する「ギャップ」に依存する所定規準に
従って平準化することによって解決することができる。
【００１１】より明確には、弾力的記憶装置の書込みア
ドレスは、入力データ信号中に「ギャップ」が検出され
ている期間中は進行しない第一基準クロック信号に応答
して発生される。この第一基準クロック信号からは、ま
た別個にいわゆる平準な書込みアドレスが引き出される
。平準な書込みアドレスのインクレメント速度は、入力
データ信号のデータ速度とその中で検出されたギャップ
の継続期間とに依存している。この平準な書込みアドレ
スは位相検出器へ入力する。
【００１２】弾力的記憶装置の読出しアドレスは、局部
的出力クロック信号に応答して発生され、位相検出器か
らの書込みアドレス・読出しアドレス分離信号に応答し
て調節される。調節された読出しアドレスは、「ギャッ
プ」が弾力的記憶装置からの出力データ信号に挿入され
るべき期間中はその進行を禁止される。この調節された
読出しアドレスは同様に位相検出器へ入力する。
【００１３】本発明の一実施例では、入力データ信号の
所定部分に存在する少なくとも一個のギャップの継続期
間を検出し、第一基準クロック信号を適切に分周するこ
とによって、所望の平準な書込みクロック信号が得られ
る。更に、出力データ信号の所定部分に挿入されるべき
少なくとも一個のギャップは出力データ信号のいわゆる
詰め込み判定点と所定の関係で配置されているので、こ
のギャップは詰め込み判定点の時点で発生される書込み
アドレス・読出しアドレス分離信号に影響を及ぼすこと
がない。この結果、出力データ信号に誤って詰め込みが
為されることが回避される利点が有る。
【００１４】
【実施例】図１は本発明の一実施例のディジタル同期装
置を示している。図示されるように、局部出力クロック
信号に同期されるべきディジタル伝送信号は入力データ
源１０１からシリアル・パラレル・コンバータ（以下、
Ｓ／Ｐコンバータと言う）１０２へ入力する。
【００１５】上述のように、この入力データ信号は弾力
的記憶装置１０３へ入力するべきデータ中にギャップを
有する幾つかのディジタル伝送信号のうちの何れか一つ
とすることができる。一例として、但し本発明の範囲を
限定するものとしては解釈されないものとして、ＳＯＮ
ＥＴ・ＳＴＳ１信号が、バイト形態即ち並列８ビットで
弾力的記憶装置１０３へ入力するものと想定する。この
入力データ信号はまた、直列ビット形態でも弾力的記憶
装置１０３へ供給することができることは、この分野の
技術者には明白であろう。
【００１６】周知の如く、ＳＯＮＥＴ・ＳＴＳ１信号は
５１．８４０Ｍｂｉｔｓ／ｓｅｃの伝送速度を持ち、９
列の情報を持つフレームを有する。各列には、通常、先
行する３バイト区間の「ギャップ」と、後続の通常８７
バイトの利用者データとから成る９０バイトの情報が含
まれている。
【００１７】しかしながら、もし入力データ信号が例え
ば別個の利用者データ・バイトを「詰め込み」されてい
るとすれば、そのギャップの継続時間は２バイト区間の
みとなる。同様に、もし入力データ信号が別の非利用者
データ・バイトを「詰め込み」されているとすれば、そ
のギャップの継続時間は４バイト区間となる。
【００１８】従って、この実施例では、入力ＳＯＮＥＴ
・ＳＴＳ１信号のうち「詰め込み」用に指定された特定
の列は、８７バイトの利用者データと３バイト区間のギ
ャップか、８８バイトの利用者データと２バイト区間の
ギャップか、または８６バイトの利用者データと４バイ
ト区間のギャップを持つことができる。
【００１９】例えば、米国国家規格協会（ＡＮＳＩ）の
「ディジタル階層構造−光インタフェース速度及びフォ
ーマット仕様書（Ｄｉｇｉｔａｌ　　Ｈｉｅｒａｒｃｈ
ｙ　　−Ｏｐｔｔｉｃａｌ　　Ｉｎｔｅｒｆａｃｅ　　
Ｒａｔｅｓ　　ａｎｄ　　Ｆｏｒｍａｔｓ　　Ｓｐｅｃ
ｉｆｉｃａｔｏｉｎｓ、　　“ＳＯＮＥＴ”）」なる標
題の１９９０年２月日付けの規格案（Ｄｒａｆｔ　　Ｓ
ｔａｎｄａｒｄ）、及びＳＯＮＥＴ・ＳＴＳ１信号及び
「詰め込み」規準の詳解用にベル通信研究所（Ｂｅｌｌ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　　Ｒｅｓｅｒｃｈ）か
ら１９８９年２月に発行された「ＳＯＮＥＴ　　トラン
スポート・システムズ：共通包括規準（ＳＯＮＥＴ　　
Ｔｒａｎｓｐｏｒｔ　　Ｓｙｓｔｅｍｓ：Ｃｏｍｍｏｎ
　　Ｇｅｎｅｒｉｃ　　Ｃｒｉｔｅｒｉａ）」なる標題
の「技術助言（Ｔｅｃｈｎｉｃａｌ　　Ａｄｖｉｓｏｒ
ｙ）」、ＴＡ−ＴＳＹ−０００２５３を参照することが
できる。
【００２０】Ｓ／Ｐコンバータ１０２は、直列入力デー
タ信号を８ビットから成る並列バイトに変換してこれら
のバイトを弾力的記憶装置１０３のデータ入力端とギャ
ップ検出及び書込み制御ユニット１０４へ供給する。
【００２１】入力クロック信号は、入力クロック源１０
５からＳ／Ｐコンバータ１０２、分周器１０６及び平準
クロック発生器１０８へ入力する。ここで、ＳＯＮＥＴ
・ＳＴＳ１クロックは５１．８４０ＭＨｚであり、フレ
ーム同期は８ＫＨｚである。
【００２２】分周器１０６は入力クロック信号を「８」
で分周して６．４８０ＭＨｚの入力・バイト・クロック
信号を得る。続いて、この入力・バイト・クロック信号
はギャップ検出及び書込み制御ユニット１０４のカウン
ター１０７へ入力する。
【００２３】カウンター１０７は周知の方法で弾力的記
憶装置１０３に対する書込みアドレスを発生する。その
書込みアドレスは弾力的記憶装置１０３の書込みアドレ
ス入力端（Ｗ）へ入力する。ここで、入力フレーム同期
信号が同様にＳＴＳ１フレームを表わすために用いられ
ているが、説明を簡単にするために図示していない。
【００２４】ギャップ検出及び書込み制御ユニット１０
４は、入力データ信号のギャップを検出するために使用
されている。この検出は所定のギャップ・バイト位置に
在る特定情報を検出することによって成される。この特
定情報はまた、「詰め込み」バイト位置にデータ情報が
存在するか非データ情報が存在するかを表わすことがで
きる。ＳＴＳ１信号への「詰め込み」の細目に関しては
、上記「ＡＮＳＩ規格案」及び「技術助言」を参照のこ
と。
【００２５】ギャップ検出及び書込み制御ユニット１０
４は、カウンター１０７がいわゆるギャップ・バイトの
区間、書込みアドレスを進行させるのを禁止し、一列の
ＳＴＳ１信号中の、このギャップ中におけるバイト区間
数を表わす情報、即ちギャップ表示情報を平準クロック
発生器１０８へ供給し、その中の制御可能分周器１０９
へ与える。上記ギャップ表示情報は、検出されたギャッ
プの継続期間、即ちそのギャップ中のバイト区間数を表
わす第一制御信号である。
【００２６】ＳＴＳ１信号に関しては、制御可能分周器
１０９が、上記ギャップ表示情報に応答して５１．８４
０ＭＨｚの入力クロック信号を、ＳＴＳ１信号の列が２
バイト区間の継続期間を持つ（他の１ギャップ・バイト
は利用者データを持っている）ギャップを有するときは
９０／８８で、ＳＴＳ１信号の列が３バイト区間の継続
期間を持つギャップを有するときは９０／８７で、ＳＴ
Ｓ１信号の列が４バイト区間の継続期間を持つ（追加ギ
ャップ・バイトは非データ情報で「詰め込み」されてい
る）ギャップを有するときは９０／８６で、それぞれ分
周する。
【００２７】制御可能分周器１０９から出力された平準
なクロック信号は分周器１１０へ入力し、この実施例で
は分周器１１０がこの平準なクロック信号を８で分周し
て平準なバイト・クロック信号を生じる。この平準なバ
イト・クロック信号に応答してカウンター１１１が平準
な書込みアドレスを発生し、この平準な書込みアドレス
は続いて位相検出器１１２へ入力する。ここで、平準な
書込みアドレスは実質的に９０バイトの列区間に均等に
分散しており、如何なるギャップも含んでいない。
【００２８】即ち、弾力的記憶装置１０３へ入力するべ
き８８バイトの入力利用者データを含んでいるＳＴＳ１
信号の列に関しては、カウンター１１１で発生された対
応する８８個の書込みアドレスがＳＴＳ１信号の９０バ
イトの列区間に亘って均等に、即ち、平準な状態に分散
される。
【００２９】もしＳＴＳ１信号の列区間が８７バイトの
入力利用者データを含んでいる場合は、カウンター１１
１で発生された対応する８７個の書込みアドレスがＳＴ
Ｓ１信号の９０バイトの列区間に亘って均等に分散され
る。同様に、もしＳＴＳ１信号の列区間が８６バイトの
入力利用者データを含んでいる場合は、カウンター１１
１で発生された対応する８６個の書込みアドレスがＳＴ
Ｓ１信号の９０バイトの列区間に亘って均等に分散され
る。
【００３０】したがって、位相検出器１１２へ入力して
いる平準な書込みアドレスは、この位相検出器１１２に
よって発生されている書込みアドレス・読出しアドレス
分離信号中にいわゆる「急変」を起こすであろうような
ギャップは如何なるものも含んでいない。この書込みア
ドレス・読出しアドレス分離信号は、平準な書込みアド
レスと調節された読出しアドレスとの間のオフセットを
表わす第二制御信号である。
【００３１】ここで、ギャップ・バイトが検出されてい
るとき、カウンター１０７で発生されている書き込みア
ドレスはその進行を禁止されるので、利用者データのみ
が弾力的記憶装置１０３へ伝送される。これはこの利用
者データが出力クロック源１１３からの新たな出力クロ
ック信号に同期されるべきであるからである。
【００３２】このために、出力クロック信号が出力クロ
ック源１１３から得られる。この実施例では、この出力
クロック信号もまたＳＴＳ１信号の５１．８４０ＭＨｚ
クロックであり、分周器１１４とパラレル・シリアル・
コンバータ（以下、Ｐ／Ｓコンバータと言う）１１５と
へ入力する。
【００３３】この実施例では分周器１１４がこの出力ク
ロック信号を８で分周して６．４８０ＭＨｚの出力バイ
ト・クロック信号を発生し、この出力バイト・クロック
信号は読出し制御器１１６へ入力する。この読出し制御
器１１６は調節された読出しアドレスを発生するための
カウンター１１７を有し、続いてこの調節された読出し
アドレスが弾力的記憶装置１０３の読出しアドレス入力
端（Ｒ）と位相検出器１１２とへ入力する。
【００３５】カウンター１１７は、ギャップ・バイトが
弾力的記憶装置１０３のデータ出力端からの出力データ
・バイト中に現われると見込まれるときは読出しアドレ
スが進行するのを禁止するように制御される。
【００３６】入力データ・バイトに関して上述したよう
に、ＳＴＳ１信号の９０バイトの列を構成するために、
カウンター１１７の進行を禁止することによって得られ
る３バイト区間のギャップの継続期間後に、８７バイト
のデータが通常弾力的記憶装置１０３からの出力として
入力する。
【００３７】しかしながら、もしデータのオーバフロー
が起こりそうな場合、即ち弾力的記憶装置１０３中に有
るデータが多すぎる場合は、別のデータ・バイトが出力
としてＳＴＳ１信号の「詰め込み」用に割り当てられた
列に入力する。すなわち、「詰め込み」用に割り当てら
れた、ＳＴＳ１信号の列を構成するためにカウンター１
１７の進行を適切に禁止することによって得られる２バ
イト区間の継続期間を持つギャップの後に、８８バイト
のデータが通常弾力的記憶装置１０３からの出力として
入力する。
【００３８】同様に、データのアンダーフローが起こり
そうなとき、即ち弾力的記憶装置１０３中に有るデータ
が少なすぎるときは、「詰め込み」用に割り当てられた
ＳＴＳ１信号の列を構成するためにカウンター１１７の
進行を適切に禁止することによって得られる４バイト区
間の継続期間を持つギャップの後に、８６バイトのデー
タが通常弾力的記憶装置１０３からの出力として入力す
る。即ち、非利用者データを有する別のデータ・バイト
がＳＴＳ１信号の「詰め込み」用に割り当てられた列に
含まれている。
【００３９】弾力的記憶装置１０３のデータ・オーバフ
ロー状態及びデータ・アンダーフロー状態は、位相検出
器１１２からの書込みアドレス・読出しアドレス分離信
号を周知の方法で所定のしきい値と比較することによっ
て判定される。ここで、いわゆる「詰め込み判定」は、
詰め込みを持つように割り当てられたＳＴＳ１信号の列
の９０バイトに関わる所定の点で行われる。
【００４０】したがって、もし「詰め込み」用に割り当
てられたＳＴＳ１信号の列の中に有るギャップが、詰め
込み判定点に関して戦略的に配置されていれば、調節さ
れた読出しアドレス中のギャップが位相検出器１１２に
より詰め込み判定点で発生されている書込みアドレス・
読出しアドレス分離信号には影響を及ぼすことはないで
あろう。
【００４１】この結果、詰め込み判定点に達する時間ま
でに平準な読出しアドレスが結局調節された読出しアド
レスに追い付くので、それにまた、書込みアドレス・読
出しアドレス分離信号の評価は為されていないので、即
ち所定のしきい値との比較が為されていないので、詰め
込み判定点に達するまで詰め込み判定を行なうこととな
る。
【００４２】弾力的記憶装置１０３からの出力データ・
バイトは、５１．８４０ＭＨｚのＳＴＳ１信号速度で所
望の出力データ信号を生じるＰ／Ｓコンバータ１１５へ
入力する。Ｐ／Ｓコンバータ１１５は５１．８４０ＭＨ
ｚの出力クロック信号を入力しているので、ギャップは
、調節された読出しアドレスがその進行を禁止されてい
るバイト数の区間に等しい継続期間を持っている出力デ
ータ信号中で現われることとなろう。
【００４３】
【発明の効果】以上述べたごとく、本発明によれば、弾
力的な記憶装置を用いることにより、入力クロック信号
と出力クロック信号とを同期させることができる。
【図面の簡単な説明】
【図１】本発明の実施例に含まれる同期装置の具体的構
成を示す簡単なブロック・ダイヤグラムである。
【符号の説明】
１０１　　入力データ源 １０２　　シリアル・パラレル・コンバータ（Ｓ／Ｐコ
ンバータ） １０３　　弾力的記憶装置 １０４　　ギャップ検出及び書込み制御ユニット１０５
　　入力クロック源 １０６　　分周器 １０７　　カウンター １０８　　平準クロック発生器 １０９　　分周器 １１０　　分周器 １１１　　カウンター １１２　　位相検出器 １１３　　出力クロック源 １１４　　分周器 １１５　　パラレル・シリアル・コンバータ（Ｐ／Ｓコ
ンバータ） １１６　　読出し制御器 １１７　　カウンター

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　入力クロック信号に同期した入力デー
    タ信号を、出力データ信号を生じるため、新たな出力ク
    ロック信号に同期させるディジタル信号同期装置におい
    て、入力データ信号源と、入力クロック信号源と、出力
    クロック信号源と、前記入力データ信号と、書込みアド
    レスと、読出しアドレスとを入力し、前記出力クロック
    信号に同期した出力データ信号を出力する弾力的記憶装
    置と、前記入力データ信号中に存在する少なくとも一個
    のギャップを検出し、検出されたこの少なくとも一個の
    ギャップの継続期間を表わす第一の制御信号を発生する
    手段と、前記入力クロック信号を入力し、前記第一の制
    御信号に応答して書込みアドレスを発生する手段と、前
    記入力クロック信号を入力し、前記第一の制御信号に応
    答して平準な書込みアドレスを発生する手段と、前記出
    力クロック信号を入力し、第二の制御信号に応答して読
    出しアドレスを発生する手段と、前記平準な書込みアド
    レスと前記読出しアドレスとに応答して前記第二の制御
    信号を発生する手段とを有することを特徴とする、ディ
    ジタル信号同期装置
  2. 【請求項２】　　前記検出手段は、前記入力データ信号
    の所定部分から少なくとも一個のギャップを検出する手
    段を有し、前記平準な書込みアドレスを発生する手段は
    、前記第一の制御信号に応答して前記入力データ信号の
    前記所定部分に関係するファクターと検出された前記少
    なくとも一個のギャップの継続期間とによって前記入力
    クロック信号を分周し平準なクロック信号を得る制御可
    能な分周手段と、前記平準なクロック信号を入力して前
    記平準な書込みアドレスを発生する手段とを有すること
    を特徴とする請求項１記載の装置。
  3. 【請求項３】　　前記入力データ信号の前記所定部分は
    全体で所定数のバイトを有し、前記ギャップの前記継続
    期間は一バイト区間以上であり、前記ファクターは、前
    記バイト総数の前記少なくとも一個のギャップ中のバイ
    ト区間数より少ない前記バイト総数に対する比率である
    ことを特徴とする請求項２記載の装置。
  4. 【請求項４】　　前記平準なクロック信号を入力する手
    段は、前記平準なクロック信号を所定数で分周し平準な
    バイト・クロック信号を得る手段と、この平準なバイト
    ・クロック信号を入力して前記平準な書込みアドレスを
    発生するカウンター手段とを有することを特徴とする、
    請求項３記載の装置。
  5. 【請求項５】　　前記書込みアドレス発生手段は、前記
    少なくとも一個のギャップ中の数バイト区間中、前記書
    込みアドレスが進行することを禁止する手段を有するこ
    とを特徴とする請求項２記載の装置。
  6. 【請求項６】　　検出された前記ギャップが一バイト区
    間以上の継続期間を有し、前記書込みアドレス発生手段
    が更に前記入力クロック信号を所定数で分周して入力バ
    イト・クロック信号を得る手段と、この入力バイト・ク
    ロック信号を入力して前記書込みアドレスを発生するカ
    ウンター手段とを有し、前記禁止手段が検出された前記
    少なくとも一個のギャップの前記継続期間中、前記カウ
    ンター手段の進行を禁止することを特徴とする請求項５
    記載の装置。
  7. 【請求項７】前記第二の制御信号を発生する前記手段が
    、前記平準な書込みアドレスと前記読出しアドレスとの
    間の隔たり即ちオフセットを表わす信号を発生する位相
    検出手段を有することを特徴とする請求項６記載の装置
    。
  8. 【請求項８】前記読出しアドレス発生手段が、前記第二
    の制御信号に応答して前記出力データ信号に挿入される
    べき少なくとも一個のギャップの継続期間中、前記読出
    しアドレスの進行を禁止する手段を有することを特徴と
    する、請求項７記載の装置。
  9. 【請求項９】前記出力データ信号に挿入されるべき前記
    少なくとも一個のギャップが一バイト区間以上の継続期
    間を有し、前記読出しアドレス発生手段が更に前記出力
    クロック信号を分周して出力バイト・クロック信号を得
    る手段と、前記出力バイト・クロック信号を入力して前
    記読出しアドレスを発生する手段とを有し、前記禁止手
    段が前記出力データ信号に挿入されるべき前記少なくと
    も一個のギャップの継続期間中、前記カウンター手段の
    進行を禁止することを特徴とする、請求項７記載の装置
    。
  10. 【請求項１０】前記少なくとも一個のギャップが前記出
    力データ信号の所定部分に挿入されるように前記禁止手
    段が制御され、前記読出しアドレス発生手段が更に前記
    出力データ信号の所定部分の間における所定時点であっ
    て、前記少なくとも一個のギャップが前記出力データ信
    号の所定部分に挿入される制御と所定の関係を持ってい
    る時点で前記第二の制御信号を評価する手段を有するこ
    とを特徴とする、請求項９記載の装置。
  11. 【請求項１１】前記弾力的記憶手段への入力として入力
    する前記入力データ信号を並列バイトに変換するシリア
    ル・パラレル・コンバータ手段を更に有することを特徴
    とする、請求項１０記載の装置。
  12. 【請求項１２】前記弾力的記憶手段からの出力として入
    力するデータの並列バイトを直列形態に変換するパラレ
    ル・シリアル・コンバータ手段を更に有することを特徴
    とする、請求項１１記載の装置。
  13. 【請求項１３】前記入力データ信号がＳＯＮＥＴ・ＳＴ
    Ｓ１信号であり、前記入力データ信号の前記所定部分が
    ９０バイトを持つＳＴＳ１信号列であり、前記入力クロ
    ック信号がＳＴＳ１クロック信号であることを特徴とす
    る、請求項９記載の装置。
  14. 【請求項１４】前記出力データ信号がＳＯＮＥＴ・ＳＴ
    Ｓ１信号であり、前記出力データ信号の前記所定部分が
    ９０バイトを持つＳＴＳ１信号列であり、前記出力クロ
    ック信号がＳＴＳ１クロック信号であることを特徴とす
    る、請求項１３記載の装置。
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