JPH04233671A - パターン認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パターンマッチングの
処理を行う際の処理時間の短縮化を実現することのでき
るパターン認識装置に関し、特に半導体集積回路（ＩＣ
）や大規模集積回路（ＬＳＩ）の半導体部品のボンディ
ング装置に用いて好適なパターン認識装置及びその方法
に関するものである。

【０００２】

【従来の技術】従来、この種のパターン認識装置による
パターンマッチングの処理方法について図６（Ａ）乃至
（Ｃ）を用いて説明すると、例えば、図６（Ａ）に示す
ように４×４の計１６個のディジタル化された画素（ピ
クセル，ｐｉｘｅｌ）よりなるパターンを予めメモリ内
に基準のパターンとして記憶する。このパターンは、例
えば、斜線部が黒情報として「１」で表わされ、その他
の白情報が「０」として表わされている。この基準パタ
ーンと図６（Ｂ）に示すデータとのパターンマッチング
を行うと、図６（Ｃ）に示すような１２／１６のマッチ
ング数が得られる。

【０００３】このようなパターンマッチング処理を行う
パターン認識装置としては、特開昭５５−３４８００号
に示すものが知られている。このパターン認識装置では
、１フレームに相当する全画面を基準クロックに対して
数クロック分（例えば、４クロック毎）のサンプリング
クロックでサンプリングした粗い画素でまず、粗探索を
行って粗いパターンマッチング処理を行い、次に基準ク
ロックに相当する画素により微探索を行い、装置の小型
化並びに高速化を図ろうとするものである。

【０００４】このパターン認識装置では、カメラ等から
なる撮像装置により撮像された１フレーム分の画像情報
（以下、データとも呼ぶ。）全てのデータの転送を通常
の映像信号の転送方式により行い、二値化処理部により
二値化し、この二値化されたディジタルデータを二次元
展開制御部により図３（Ａ）に示すような２５６ピクセ
ル（ｐｉｘｅｌ）×２５６ピクセルを含む領域となるよ
うに二次元方向に展開し、この展開されたパターンから
予め規定された大きさの基準パターンを形成してメモリ
内に記憶させる。

【０００５】この基準パターンは、６４（以下、行を指
す）×６４（以下、列を指す）すなわち合計４，０９６
ピクセルの基準領域で形成される。この基準領域を縦方
向及び横方向を基準クロックに対して４クロック毎にサ
ンプリングすると、１６×１６のスーパーピクセル、す
なわち２５６個の画素よりなるスーパーピクセル領域を
生成することができる。このスーパーピクセルを図３（
Ａ）に示すように４分割にすると、４つの８×８、すな
わち６４個の画素よりなるスーパーピクセル領域が生成
される。更に、この６４個の画素のうちの１つ、すなわ
ち１／６４は４×４の１６ピクセル分の領域で構成され
ている。

【０００６】このような基準パターンが予めメモリ内に
記憶されるのであるが、この基準パターンと撮像装置に
より撮像される１フレーム分のデータとのパターンマッ
チングを行う場合に、この基準パターンの大きさと等し
い大きさの相関器を用意することができないという問題
がある。これは、画像処理装置内でのＩＣの処理速度や
回路構成が複雑化して装置が大型化する等の制約による
ものである。

【０００７】そこで、従来のパターン認識装置では、基
準パターンを相関器で処理可能な大きさに相当する複数
のパターン、すなわち上記の例では４つの８×８のパタ
ーンに分割して撮像装置から取り込まれるデータと比較
する方法が取られている。この撮像装置より取り込まれ
るデータは、通常の映像信号と同様に二次元展開制御部
により二次元展開された１フレーム分のシリアルデータ
が複数行、複数列に展開されてなるものであるから、例
えば、基準パターンを８行×８列で４分割したような場
合、この分割されたパターンの座標をまず（０，０）［
（０，０）は、０行０列の意味である。］、（０，１）
、（１，０）、（１，１）とすると、この分割された基
準パターンと１フレーム分取り込まれるデータとは、ま
ず最初に座標（０，０）のパターンとのパターンマッチ
ングを行い、このパターンマッチングのマッチング数を
メモリに残す。次に、前のデータと同じ１フレーム分の
データを再度取り込み、分割されたパターンの座標（０
，１）とのパターンマッチングを行い、マッチング数を
メモリに書き込む。これを繰り返して次の行に掃引され
たラインで座標（１，０）、（１，１）と同じ１フレー
ム分のデータとのパターンマッチングを行い、そのマッ
チング数をメモリに書き込む。そして、これら各座標毎
のマッチング数を累積加算することによって、基準パタ
ーン全体とデータとが予め規定されたマッチング数であ
るＱ値以上であるかどうかの判定を図示せぬ制御手段に
より行う。

【０００８】したがって、従来の装置では、基準パター
ンの分割数と同数のデータの取り込みが行われることに
なる。この得られたマッチング数の最も多い検出点をパ
ターンマッチングが得られたものと判定し、次にこの検
出点の近傍を微探索することによって画像処理を行う。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
パターン認識装置によるパターンマッチング処理では、
基準パターンを相関器の処理可能な等しい大きさのブロ
ックに分割し、この分割された基準パターンに相当する
数のデータの取り込みを行って、分割された基準パター
ンに対するパターンマッチング数を求めて累積加算し、
全基準パターンにおけるパターンマッチング数を算出す
るので、この基準パターンの分割数に比例して処理時間
が多く必要となるという欠点がある。

【００１０】近年のように、ボンディング装置のような
短時間での処理性能が要求される装置では、従来のよう
なパターンマッチングでは、同じフレーム画像を基準パ
ターンの分割数だけ取り込むための時間分撮像装置が待
機しなければならないため、処理時間がかかり高速処理
できないという欠点がある。

【００１１】そこで、本発明は上記従来技術の欠点に鑑
みなされたもので、基準パターンの大きさよりも小さな
大きさの処理能力しか持たない相関器であっても、粗い
パターンマッチング処理を行う際のパターンマッチング
を１フレームのデータを取り込む時間内で分割された基
準パターンと１フレーム分のデータとのパターンマッチ
ングを行い、その基準座標毎の分割数を累積加算して全
基準パターンとのパターンマッチング数を算出して、高
速処理を図ることのできるパターン認識装置及びその方
法を提供することを目的とするものである。

【００１２】

【課題を解決するための手段】本発明は、撮像装置より
入力される１フレーム分の画像信号を基準サンプリング
クロックによってサンプリングして二値化された画像情
報から予め規定されたエリア内のパターンを基準パター
ンとして記憶する第１の記憶手段と、該第１の記憶手段
に記憶される基準パターンを等しい大きさのパターンに
分割し、この分割されたパターンの選択制御を行う基準
パターン選択制御部と、前記二値化された画像情報を二
次元方向に展開する二次元展開制御部と、該二次元展開
制御部で展開される画像情報のアドレスを指定する座標
出力部と、前記二次元展開制御部から所定のタイミング
で入力される画像情報と前記基準パターン選択制御部に
より選択されるパターンとのパターンマッチングを行う
相関器と、この相関器により得られたパターンマッチン
グ数を加算する加算手段と、この加算手段の出力された
値を累積して記憶する第２の記憶手段とを備えたもので
ある。

【００１３】また、本発明は、撮像装置より入力される
１フレーム分の画像信号を基準サンプリングクロックに
よってサンプリングして二値化された画像情報から予め
規定されたエリア内のパターンを基準パターンとして記
憶する第１の記憶手段と、該第１の記憶手段に記憶され
る基準パターンを等しい大きさのパターンに分割し、該
分割されたパターンの選択制御を行う基準パターン選択
制御部と、前記二値化された画像情報を二次元方向に展
開する二次元展開制御部と、該二次元展開制御部で展開
される画像情報のアドレスを指定する座標出力部と、前
記二次元展開制御部から所定のタイミングで入力される
画像情報と前記基準パターン選択制御部により選択され
るパターンとのパターンマッチングを行う相関器と、こ
の相関器により得られたパターンマッチング数を加算す
る加算手段と、この加算手段の出力された値を累積して
記憶する第２の記憶手段とを備え、前記相関器へ入力さ
れる画像情報が前記撮像装置より１フレーム分入力され
る間に、前記相関器へ入力する基準パターンを前記分割
されたパターン単位で各座標毎に入れ換え、各座標につ
いて分割されたパターン単位でのパターンマッチング数
を求め、その数を第２の記憶手段に記憶されたパターン
マッチング数に累積して全基準パターンにおけるパター
ンマッチング数を算出するようにしたものである。

【００１４】本発明は、撮像装置より入力される１フレ
ーム分の画像信号を基準サンプリングクロックによって
サンプリングして二値化された画像情報から予め規定さ
れたエリア内のパターンを基準パターンとして第１の記
憶手段に記憶し、この第１の記憶手段に記憶される基準
パターンを基準パターン選択制御部により等しい大きさ
のパターンに分割し、前記二値化された画像情報を二次
元展開制御部によって二次元方向に展開して所定のタイ
ミングで入力される画像情報と前記基準パターン選択制
御部により分割されたパターンを選択してパターンマッ
チングを行うとき、前記撮像装置より１フレーム分入力
される間に、基準パターンを分割されたパターン単位で
各座標毎に入れ換えて各座標について分割されたパター
ン単位でのパターンマッチング数を求め、その数を第２
の記憶手段に記憶されたパターンマッチング数に累積し
て全基準パターンにおけるパターンマッチング数を算出
するようにしたものである。

【００１５】

【実施例】次に、本発明に係るパターン認識装置の実施
例について説明する。図１は、本発明に係るパターン認
識装置の回路の構成を示すブロック図、図２は、図１に
示す二次元展開制御部の構成を示すブロック図、図３（
Ａ）及び図３（Ｂ）は、二次元展開制御部により１フレ
ーム分のデータが平面展開された状態を示す図及び相関
器へのデータ転送のタイミングを示す図、図４及び図５
は、本発明に係るパターンマッチングの方法を説明する
説明図である。なお、従来の装置と同じ構成のものにつ
いては同じ符合を用いて説明する。

【００１６】図１において、撮像装置１は、少なくとも
Ｘ方向及びＹ方向に移動可能なＸＹテーブル上に搭載さ
れ、テレビカメラ、レンズ、照明灯等で構成されている
。この撮像装置１は、下方に配置された図示せぬ搬送機
構上に位置決め載置されたリードフレーム、ＩＣチップ
上のパッド等の半導体部品を撮像して画像情報（以下、
データとも呼ぶ。）として二値化処理部２へ出力する。 この二値化処理部２は、撮像装置１から出力される転送
データをタイミング発生部１０で発生する基準サンプリ
ングクロックによってサンプリングして二値化処理を行
い、二次元展開制御部３に二値化データを出力する。こ
の二値化処理は、例えば、リードフレームのリードは黒
情報として「１」で表わされ、それ以外の部分は白情報
として「０」で表わされる。

【００１７】二次元展開制御部３は、二値化処理部２か
ら順次入力される１フレーム分のデータを二次元方向に
展開処理する。この二次元展開制御部３は、図２に示す
ようなラインメモリ１０１，セレクタ２０１等で構成さ
れ、ラインメモリ１０１は、二値化処理部２から入力さ
れたシリアルな二値化データを画面上で１行分ストアす
るメモリであり、１０１′，１０１″は、ラインメモリ
１０１が順次連続的に接続される複数行分Ｌの夫々のラ
インメモリであり、これらは順番にラインメモリ１のＬ
０　からＬｎ　まで構成されている。２０１，２０１′
，２０１″は、１０１，１０１′，１０１″のラインメ
モリからのデータの選択を行うセレクタであり、ライン
メモリ１０１，１０１′，１０１″のＬ０　からＬｎ　
まで夫々出力される１行分の水平方向のデータの中から
水平方向のサンプリング間隔Ｐｘ　によって指定された
複数個のデータを選択できるように構成されている。３
０１は、セレクタ２０１，２０１′，２０１″より選択
された各水平方向のＰＸ　によってサンプリング間隔を
規定された複数本分（Ｌ本分）のデータの中から、図中
に示す垂直方向のサンプリング間隔Ｐｙ　によって指定
された複数個のデータを選択するように構成されたセレ
クタである。この３０１のセレクタによってｍ行×ｎ列
（ｍ×ｎ画素）の画像データが得られる。

【００１８】また、基準パターンをストアするメモリ４
は、書換え可能なメモリ（ＲＡＭ）であって、二次元展
開制御部３から転送される入力パターンｒから予め規定
されたエリア内のパターンを選定して基準パターンを生
成してストアするメモリである。

【００１９】この基準パターンは、二次元展開制御部３
により展開される１フレーム分の画像領域である２５６
ピクセル（ｐｉｘｅｌ）×２５６ピクセルの平面展開部
で構成し、この展開されたパターンから６４×６４、す
なわち合計４，０９６ピクセルの基準領域を基準パター
ンとして生成する。この基準パターンを縦方向及び横方
向を基準クロックに対して４クロック毎にサンプリング
すると、１６×１６、すなわち２５６個の画素よりなる
スーパーピクセル領域を生成することができる。このス
ーパーピクセルを４分割に構成して、４つの８×８、す
なわち６４個の画素よりなるスーパーピクセル領域が生
成される。この４つの８×８のスーパーピクセルによっ
て基準パターンが構成されている。この８×８のスーパ
ーピクセル、すなわち６４個の画素の１つである１／６
４は、４×４の１６ピクセル分の領域で構成されている
。したがって、このスーパピクセルによる基準パターン
は、最小単位である１／６４の画素が、４×４の１６ピ
クセル、すなわち基準クロックに対して４×４のクロッ
ク数よりなる粗い画素で構成されている。

【００２０】基準パターン選択制御部６は、基準クロッ
ク並びに水平及び垂直同期信号等を発生するタイミング
発生部１０によって制御され、撮像装置１で撮像された
画像情報の座標データに基づいてメモリ４に基準パター
ンとして記憶させるデータの座標をアドレス信号として
出力すると共にパターンマッチングを行う際に基準パタ
ーンの座標、例えば、図４に示すような各座標（０，０
）［（０，０）は、０行０列の意味である。］、（０，
１）、（１，０）、（１，１）の入れ替えを行う。また
、本実施例では、このメモリ４に記憶させる基準パター
ンの生成を、起動時に行う構成となっているが、例えば
、ワイヤボンディング装置等で予め条件設定等を行うセ
ルフティーチ時において行うようにしてもよく、常に二
次元展開制御部３のデータから基準パターンを生成する
必要はない。

【００２１】座標出力部７は、タイミング発生部１０に
より制御され、基準パターンの各座標と比較されるべき
パターンマッチングの対象座標を生成するものであり、
図２に示すように二次元展開制御部３のラインメモリ１
０１，１０１′，１０１″のＬ０　からＬｎ　まで夫々
出力される１行分の水平方向のデータの中から水平方向
のサンプリング間隔Ｐｘ　と、セレクタ２０１，２０１
′，２０１″より選択された各水平方向のＰＸ　によっ
てサンプリング間隔を規定された複数本分（Ｌ本分）の
データの中から、垂直方向のサンプリング間隔Ｐｙ　を
指定するアドレス信号を出力するものである。この座標
出力部７の出力によって基準パターンの各座標に対応す
るパターンｃが相関器５に入力される。

【００２２】マッチング数累積メモリ８は、座標出力部
７によって指定されたアドレスに各座標におけるマッチ
ング数を累積加算するためのメモリである。このマッチ
ング数累積メモリ８から出力されるデータは、セレクタ
１１を介して加算器９に出力される。加算器９は、相関
器５から出力されるパターンマッチング数最大値ｍ×ｎ
とマッチング数累積メモリ８に累積されたマッチング数
を加算するものである。

【００２３】しかして、セレクタ１１は、マッチング数
累積メモリ８からの一入力の他、図示せぬマイクロコン
ピュータ等よりなる制御手段から最初だけ０の入力がな
されるように構成されている。これは、例えば基準パタ
ーンの座標（０，０）と比較されるべき入力パターンｃ
とのマッチング数最大値ｍ×ｎが、最初の場合にはマッ
チング数累積メモリ８内にはストアされていないのであ
るから、これを０として出力し、加算器９の出力は相関
器５からの出力であるマッチング数最大値ｍ×ｎを出力
させてマッチング数累積メモリ８内にストアさせるため
である。

【００２４】なお、タイミング発生部１０は、基準クロ
ック、基準となるサンプリングクロック並びに水平及び
垂直同期信号等を発生すると共に、図１に示す二次元展
開制御部３、基準パターン選択制御部６等のタイミング
制御を行う。また、装置全体の条件設定等並びに各種制
御は、図示せぬマイクロコンピュータ等よりなる制御手
段（ＣＰＵ）により行われる。

【００２５】次に、本実施例に係るパターン認識装置の
作用について説明する。■撮像装置１から入力される１
フレーム分のデータをタイミング発生部１０の基準サン
プリングクロックによってサンプリングして二値化処理
部２によって二値化された画像を得、これを二次元展開
制御部３によって二次元方向に展開する。この展開され
た二値化データから１６×１６のスーパピクセルよりな
る基準パターンを生成して基準パターン選択制御部６に
より指定されたアドレスでメモリ４に記憶させる。また
、図示せぬ制御手段によってセレクタ１１から最初だけ
０が出力されるような設定が行われる。

【００２６】■次に、基準パターンの大きさを１６×１
６スーパーピクセル、パターンマッチング数を算出する
Ｘ方向の座標の間隔をＰｘ　、Ｙ方向をＰｙ　、１サン
プリングクロックを横方向の単位座標に、また、上記横
方向１ライン分のサンプリングクロック数を縦方向の単
位座標に対応するものとすると、二次元展開制御部３に
より二次元展開されたデータは、まず、二次元展開制御
部３のラインメモリ１０１のＬ０　に記憶されている０
行分のデータｃがセレクタ２０１のＳ０　で選択されて
セレクタ３０１に出力され、次にラインメモリ１０１の
Ｌ１　に記憶されている１行目のデータｃがセレクタ２
０１のＳ１　で選択されてセレクタ３０１に出力され、
この動作がラインメモリ１０１のＬｎ　，セレクタ２０
１のＳｎまで繰り返される。そして、これら選択された
各行方向データの中から、上記ＰＹ　で指定されたＹ方
向の間隔をおいてセレクタ３０１により選択されて相関
器５へ出力される。

【００２７】そして、分割された基準パターンである８
×８スーパーピクセルに相当する８×８よりなる座標（
０，０）のデータとを比較するのであるが、図３（Ｂ）
に示すように２クロックづつサンプリングされるので、
このタイミングで順次相関器５に８×８スーパーピクセ
ルの基準パターンに相当するデータが転送される。すな
わち、同じライン上の座標（０，０）と座標（０，１）
にある８×８スーパーピクセルに相当するデータは、基
準クロック毎に生成され、２クロックの間保持されるの
で、これが相関器５に転送されるタイミングは、２クロ
ック毎のサンプリングが行われる。

【００２８】このとき、はじめの１クロック目のタイミ
ングで図４で示す基準パターン全体の中から分割された
左上の基準パターンとのパターンマッチングを行い、２
クロック目のタイミングで図４の前記基準パターンの中
から、右上の基準パターンとのパターンマッチングを行
う。

【００２９】次に、図３（Ｂ）に示す次の行に下がって
掃引される場合には、前の行の同列座標，座標（０，０
）、座標（０，１）の２クロックの間にサンプルされた
８×８スーパーピクセルと同一データである座標（１，
０）と座標（１，１）のデータｃが相関器５に転送され
るので、前記と同様の方法で２クロックの間にこのデー
タｃと基準パターンの左下の分割された基準パターンと
右下の分割された基準パターンとが順次クロック毎にパ
ターンマッチングが行われることになる。

【００３０】ここで、基準パターン全体の中心に対応す
る対象パターン全体の中心座標の位置は図５（Ａ）に示
すような関係になり、この関係をパターン全体でみると
図５（Ｂ）に示すように９分割されたブロックの中心に
対象パターンが位置するとき、図５（Ａ）に示す座標点
で基準パターンとのマッチングが行われることが示され
ている。

【００３１】■このようなパターンマッチング処理によ
って相関器５は、夫々のパターン、すなわち座標（０，
０）から座標（１，１）までのパターンマッチング処理
によって夫々のパターンでのマッチング数が出力されて
加算器９に入力される。この加算器９の出力は、マッチ
ング数累積メモリ８に帰還入力される構成となっている
ので、加算器９からの出力は、各対象パターンの中心座
標毎のマッチング数が累積された値が出力される。した
がって、この加算器９からの出力によって全マッチング
数が得られることになる。

【００３２】■上記加算器９で得られたマッチング数の
うち、最大マッチング数が得られた検出点を基準パター
ンとのマッチングがなされたものと図示せぬ制御手段が
判定して検出点とする。

【００３３】■次に、上記粗探索によって得られた検出
点までサーチを行った後、その検出点近傍の微探索を行
う。

【００３４】以上のように、本実施例に係るパターンマ
ッチング処理によれば、基準パターンを８×８スーパピ
クセルのブロック単位での入れ換えを行うことにより、
１フレーム分の入力のみで、対象とするエリア全面につ
いてパターンマッチング動作を行うことができ、対象と
する入力データ１フレーム分の処理時間で粗探索による
パターンマッチングを行うことが可能となる。

【００３５】本実施例では、基準パターンを８×８のパ
ターンで分割するように構成しているが、これらの値に
限らず、適宜選定して採択できることは勿論である。

【００３６】なお、本発明に係るパターン認識装置によ
れば、高速にパターンマッチング動作を実現することが
できるから、例えば半導体製造装置であるワイヤーボン
ダーにおける位置検出装置に応用された際には、その生
産性を向上させることが可能であり、位置決め装置のず
れ量検出処理時間の短縮化を図ることができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
基準パターンの大きさよりも小さな大きさの処理能力し
か持たない相関器であっても、粗いパターンマッチング
処理を１フレームのデータを取り込む時間内で分割され
た基準パターンと１フレーム分のデータとのパターンマ
ッチングを行い、各座標毎に分割されたパターン単位で
のパターンマッチング数を累積加算して全基準パターン
とのパターンマッチング数を算出して、高速処理を図る
ことができるという効果がある。したがって、本発明に
よれば、１フレームの入力時間で処理を行うことができ
るので、１フレーム分のデータを記憶させるような特別
なメモリ等を必要としないので、回路構成等も簡単に構
成することができる。

【図面の簡単な説明】

【図１】図１は、本発明に係るパターン認識装置の回路
構成を示すブロック図である。

【図２】図２は、図１に示す二次元展開制御部の構成を
示すブロック図である。

【図３】図３（Ａ）及び図３（Ｂ）は、二次元展開制御
部により１フレーム分のデータが平面展開された状態を
示す図及び相関器へのデータ転送のタイミングを示す図
である。

【図４】図４は、本発明に係るパターンマッチングの方
法を説明する説明図である。

【図５】図５（Ａ）及び図５（Ｂ）は、本発明に係るパ
ターンマッチングの方法を説明する説明図である。

【図６】図６（Ａ）乃至図６（Ｃ）は、本発明に係るパ
ターンマッチングの方法を説明する説明図である。

【符合の説明】

１　　撮像装置 ２　　二値化処理部 ３　　二次元展開制御部 ４　　メモリ（基準パターンをストアするメモリ）５　
　相関器 ６　　基準パターン選択制御部 ７　　座標出力部 ８　　マッチング数累積メモリ ９　　加算器 １０　　タイミング発生部 １１　　セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　撮像装置より入力される１フレーム分
   の画像信号を基準サンプリングクロックによってサンプ
   リングして二値化された画像情報から予め規定されたエ
   リア内のパターンを基準パターンとして記憶する第１の
   記憶手段と、該第１の記憶手段に記憶される基準パター
   ンを等しい大きさのパターンに分割し、この分割された
   パターンの選択制御を行う基準パターン選択制御部と、
   前記二値化された画像情報を二次元方向に展開する二次
   元展開制御部と、該二次元展開制御部で展開される画像
   情報のアドレスを指定する座標出力部と、前記二次元展
   開制御部から所定のタイミングで入力される画像情報と
   前記基準パターン選択制御部により選択されるパターン
   とのパターンマッチングを行う相関器と、この相関器に
   より得られたパターンマッチング数を加算する加算手段
   と、この加算手段の出力された値を累積して記憶する第
   ２の記憶手段とを備えたことを特徴とするパターン認識
   装置。
2. 【請求項２】　　撮像装置より入力される１フレーム分
   の画像信号を基準サンプリングクロックによってサンプ
   リングして二値化された画像情報から予め規定されたエ
   リア内のパターンを基準パターンとして記憶する第１の
   記憶手段と、該第１の記憶手段に記憶される基準パター
   ンを等しい大きさのパターンに分割し、該分割されたパ
   ターンの選択制御を行う基準パターン選択制御部と、前
   記二値化された画像情報を二次元方向に展開する二次元
   展開制御部と、該二次元展開制御部で展開される画像情
   報のアドレスを指定する座標出力部と、前記二次元展開
   制御部から所定のタイミングで入力される画像情報と前
   記基準パターン選択制御部により選択されるパターンと
   のパターンマッチングを行う相関器と、この相関器によ
   り得られたパターンマッチング数を加算する加算手段と
   、この加算手段の出力された値を累積して記憶する第２
   の記憶手段とを備え、前記相関器へ入力される画像情報
   が前記撮像装置より１フレーム分入力される間に、前記
   相関器へ入力する基準パターンを前記分割されたパター
   ン単位で各座標毎に入れ換え、各座標について分割され
   たパターン単位でのパターンマッチング数を求め、その
   数を第２の記憶手段に記憶されたパターンマッチング数
   に累積して全基準パターンにおけるパターンマッチング
   数を算出するようにしたことを特徴とするパターン認識
   装置。
3. 【請求項３】　　撮像装置より入力される１フレーム分
   の画像信号を基準サンプリングクロックによってサンプ
   リングして二値化された画像情報から予め規定されたエ
   リア内のパターンを基準パターンとして第１の記憶手段
   に記憶し、この第１の記憶手段に記憶される基準パター
   ンを基準パターン選択制御部により等しい大きさのパタ
   ーンに分割し、前記二値化された画像情報を二次元展開
   制御部によって二次元方向に展開して所定のタイミング
   で入力される画像情報と前記基準パターン選択制御部に
   より分割されたパターンを選択してパターンマッチング
   を行うとき、前記撮像装置より１フレーム分入力される
   間に、基準パターンを分割されたパターン単位で各座標
   毎に入れ換えて各座標について分割されたパターン単位
   でのパターンマッチング数を求め、その数を第２の記憶
   手段に記憶されたパターンマッチング数に累積して全基
   準パターンにおけるパターンマッチング数を算出するよ
   うにしたことを特徴とするパターン認識方法。