JPH04233767A - 異なるドレイン及びソース構造を有したｅｐｒｏｍメモリの製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体メモリ、とりわ
け浮遊ゲート、不揮発性及びエレクトリカルプログラマ
ブルメモリ（ＥＰＲＯＭ）に関する。

【０００２】

【発明が解決しようとする課題】例えば、記録のメモリ
容量が１６メガバイトである大記録容量のメモリを得る
ため、メモリを構成するセルのそれぞれの大きさはでき
るだけ小型にする必要がある。しかし、明らかにこの小
型化は物理的な観点から、特に光蝕刻法の段階で得られ
るパターンの精度により制限される。この小型化は、製
造工程で発生しメモリの動作を妨害する寄生電気変数に
よっても制限される。

【０００３】

【課題を解決するための手段】図１Ａにはメモリ点での
浮遊ゲートトランジスタＴを示している。このトランジ
スタには浮遊ゲート１と、制御ゲート２と、更に第１導
電タイプの２つの半導体領域（ソース３とドレイン４）
があるが、この領域は浮遊及び制御ゲート１，２により
覆われており反対の極性の導電タイプのチャンネル領域
により分離している。

【０００４】制御ゲート２はワードラインＬＭに接続し
ている。ドレイン４はビットラインＬＢに接続している
。ソース３はグランドに接続している。

【０００５】このようなメモリ点にプログラムを与える
、または書込むために、浮遊ゲート１がホットキャリア
を注入することにより充電されるが、それはトランジス
タがソース領域３とドレイン領域４の間に電流を流して
いる間、電荷キャリア（エレクトロン）が浮遊ゲートに
引っぱられ、捕捉されるような十分高い電圧が制御ゲー
ト２に加えられることによる。

【０００６】メモリ点に記憶された情報が読出される時
、ある電圧がこのメモリ点にあるトランジスタの制御ゲ
ートに加えられるが、この電圧は非プログラム状態にあ
る導通トリガ用スレッショルド電圧よりかなり高く、か
つプログラム状態にある導通トリガ用スレッショルド電
圧よりかなり小さい。印加電圧がソースとドレインの間
に加えられておりトランジスタが導通していれば、メモ
リ点は非プログラム状態にある。トランジスタが導通し
ていなければ、メモリ点はプログラム状態にある。

【０００７】メモリ点がプログラムされた時、すなわち
プログラム電圧ＶＰＰである時、制御ゲートに加わる電
圧は例えば１５ボルトである。この時ドレイン電圧ＶＣ
Ｃは例えば１０ボルトでありソース電圧ＶＳＳは例えば
０ボルトまたはグランドに接続されている。

【０００８】メモリ点が読出される時制御ゲートに加わ
る電圧は例えば５ボルトである。この時ドレイン電圧Ｖ
ＣＣは例えば１．５ボルトであり、ソース電圧ＶＳＳは
０ボルトまたはグランドに接続されている。

【０００９】図１Ｂにはシリコンのスライスに挾まれた
メモリ点の断面図を示している。トランジスタには浮遊
ゲート１、制御ゲート２、ソース領域３、ドレイン領域
４がある。ソースとドレインは例えばＮ＋　の第１導電
タイプの２つの半導体領域であり、例えばＰ−　である
反対の極性の導電タイプのチャンネル領域７により分離
している。

【００１０】トランジスタの浮遊ゲート１は第１レベル
の多結晶シリコン（ポリシリコン、ポリ１）により製造
されている。浮遊ゲート１はゲート酸化層と呼ばれる薄
い２酸化シリコン層５により基板と分離している。２酸
化シリコン層６はゲート層１と２の間にある。制御ゲー
ト２は第２レベルのポリシリコン（ポリ２）により製造
されている。２酸化シリコン層６はインターポリ酸化層
と呼ばれている。

【００１１】図１Ｂに概略を示す多数のセルから構成さ
れたＥＰＲＯＭの製造に生ずる問題の１つは、同じ列（
ドレインすなわちビットライン）にあるセルの全てのド
レイン間の接続及び同じ行（ワードライン）にある全て
の制御ゲート間の接続、更に全てのソースを同時にグラ
ンドに接続することに対し表面ロスを最小にすることで
ある。これは占有表面を最小にすることの他に、セル間
の接続に導電性を十分に与え、ワードライン、ビットラ
インまたはグランドラインでの電圧降下を避けることに
より解決する必要がある。

【００１２】更に、この発明の目的はビットライン（ド
レイン）とグランドライン（ソース）をはっきり区別す
る構造を与えることである。

【００１３】

【作用】これらの目的を達成するため、この発明では次
の各ステップから成る製造法を与えている：

【００１４
】１　　メモリセルの列が形成される領域を決める厚い
酸化列を形成すること； ２　　ゲート絶縁層、浮遊ゲートの第１ポリシリコンレ
ベル、ゲート間の絶縁層、シリサイドレベルに関係した
制御ゲートの第２ポリシリコンレベル、上側の絶縁層か
ら成るゲートスタックを形成すること； ３　　このゲートスタックの上に第３ポリシリコンの薄
い層を形成すること； ４　　ゲート構造を決めるためこれらの層の組をエッチ
ングすることであり、このエッチングは厚い酸化列の間
にあるシリコン基板に対して行われる； ５　　ドレイン領域が可視的である領域をマスキングす
ること； ６　　同じ行にあるソース間のフィールド酸化領域をエ
ッチングすること； ７　　ドレイン領域、ソース領域及びソース間の領域に
（Ｎ＋　）を注入すること； ８　　ソースの上にあるゲートスタックの間の空間を充
填し、更にドレイン方向に曲げられたスタックの側面に
側面のスペーサを形成する絶縁層を堆積すること；９　
　ドレイン及び前記第３ポリシリコンレベルに対し可視
的なシリコン表面をクリアにするため前記充填絶縁層を
異方性にエッチングすること； １０　　再酸化の部分を得るため前記第３ポリシリコン
レベルを再酸化すること； １１　　ドレイン領域がむきだしになるまで再酸化の部
分をエッチングすること； １２　　耐熱性金属から成るドレイン接触導電層を堆積
すること； １３　　ドレイン領域がむきだしになるまで再酸化の部
分をエッチングすること； １４　　ドレイン接触導電層を堆積すること；１５　　
従来の最終メタライゼーション処理を行うこと。

【００１５】この発明の実施例によれば、導電層は耐熱
性金属から成り、メタライゼーションのステップはアル
ミニウム接触リレーを与えることから成る。

【００１６】更に、第３ポリシリコンレベルの形成物と
の接触の段階は任意であることが判るであろう。

【００１７】

【実施例】以下、図面に基づきこの発明を更に詳しく説
明する。

【００１８】図２は一組のメモリセルの平面図を記号的
に、しかも非常に概略的に示している。その目的はメモ
リの様相の理解を容易にするためである。基本トランジ
スタのソース、ゲート、ドレインの領域はそれぞれＳ、
Ｇ、Ｄで示している。これらのトランジスタのそれぞれ
は図２に示す列の方向に並べられている。このように垂
直にソース領域Ｓ（Ｎ＋　拡散）、ゲート領域Ｇ（浮遊
及び制御ゲート）、ドレイン領域Ｄ（Ｎ＋　拡散）、再
度ゲート領域、ソース領域等々が連続しているのが判る
。点線の領域は厚い酸化領域すなわちフィールド酸化領
域を示しており、ソースの位置を除いて隣接トランジス
タの列と離れている。

【００１９】Ｎ＋　ソース拡散は行に沿って連続してお
り、ドレイン拡散は絶縁された島の形をしている。

【００２０】図２には一組の列の繰り返しと、酸化領域
の幅の広い列１０が見える。列１０は以下に示すが、ソ
ース接触を中継するようにされている。

【００２１】同一行（図の水平行）の全ての制御ゲート
は以下に示すが、第２ポリシリコン層およびシリサイド
によるワードラインＬＭにより相互に接続されている。

【００２２】同一列（垂直列）におけるトランジスタの
全てのドレインは以下に示すが、第２ポリシリコンレベ
ルの上に形成された耐熱性金属のビットラインＬＢによ
り相互に接続されている。

【００２３】以下の説明を読むことにより明らかになる
が、図２に概略を示すメモリのアーキテクチャは非常に
小型化を実現するようにしているが、それは多くの連続
的な段階が自動的に行われるということによっており、
それ故所定の技術に対し最小の寸法が得られるというこ
とによっている。

【００２４】実際、この発明によるメモリは図２の列１
０のようにソースリレー列により離された１６個の基本
セルが水平方向に繰り返されたグループにより実現する
ことができ、垂直には１列当り１０００個以上のトラン
ジスタがある。更に、後程この発明により前述の耐熱性
金属についてのドレイン接触リレーの数を最小に、最終
的には１０００個のトランジスタ当り１個まで少なくす
ることが判るであろう。

【００２５】この発明の次の説明として、ストレスがメ
モリ領域構造自体の上にある場合である。当業者には明
らかであるが、メモリを作り上げているチップと同じチ
ップの上に、従来のトランジスタでは更に例えば構成部
品としてメモリデコーダトランジスタ又はその他のトラ
ンジスタもある。集積回路を製造する当業者には周知で
あるが、これらの他のトランジスタは通常は１つの制御
ゲートのみから成り浮遊ゲートはないが、この発明によ
る浮遊ゲートトランジスタの製造段階と同じ製造段階に
より実現できる。更にこの発明はそのような組合せを特
に取入れている。

【００２６】図３は中間製造段階（後述する図４、図５
Ａの中間製造段階に一致している）におけるこの発明に
よるメモリの一部分の平面図を示している。２つの列１
１と１２によりトランジスタが列１０の側面に形成され
ており、列１０の上にはソース接触リレー領域が形成さ
れていることが判る。図３は図２より若干現実に近く、
後述する断面図に対して基本的な参考として役立つ。角
型かっこ１４はトランジスタの２つの列の間に形成され
た厚い酸化列の領域を示しており、角型かっこ１５はソ
ース接触リレーが使用されている領域１０を取り囲んだ
厚い酸化列の領域を示している。

【００２７】以下に、種々の製造段階における種々の断
面図についてその構造を述べる。

【００２８】図４は中間製造段階における図３の線Ａ−
Ａに沿った断面図を示しており、その中間製造段階では
厚い酸化領域のみが形成されており、更に浮遊及び制御
ゲートを形成することになる全ての連続した層が従来の
通り堆積しエッチングされている。

【００２９】より詳細には図４で判るように、単結晶シ
リコン基板２１の上には第１酸化ゲート層２２、浮遊ゲ
ートに対応した第１ポリシリコンレベル（ポリ１）２３
、薄い酸化層２４（インターポリ酸化層）、制御ゲート
に対応した第２ポリシリコンレベル（ポリ２）２５、耐
熱性金属シリサイド層２６、厚い酸化シリコン層２７、
第３ポリシリコンレベル２８、更に樹脂層２９がある。

【００３０】図４に示すように樹脂マスク２９は選択パ
ターンに従ってエッチングされており、ソース領域３１
と３２、更に中央ドレイン領域３３が決められる（ソー
ス領域３１と３２の外側にあるドレイン領域が見える）
。ドレイン領域３３はソース領域３１と３２より幅が広
いが、その理由は後述により明らかとなる。

【００３１】この発明の独創性の１つは第３ポリシリコ
ンレベル２８が用意されていることであることが判る。

【００３２】図５Ａと図５Ｂは図４と同じ方向であるが
、図３の線Ｂ−Ｂに沿った断面図を示している。この断
面はトランジスタ列の中央ではなく、フィールド酸化層
３５のある領域内のトランジスタ列から少し離れている
。

【００３３】図５Ａは、２２から２９のゲート層がエッ
チングされた後であり、ドレイン及びソース注入が行わ
れる前の構造の状態を示している。ゲート層のエッチン
グは厚い酸化層３５まで行われている。

【００３４】このエッチングの後に樹脂層３７はドレイ
ン領域をマスクする。その後図５Ｂに示すように、厚い
酸化層３５はソースの回りにエッチングされ、ソース拡
散３１と３２は図４に図示したドレイン拡散３３と同時
に形成される。図５Ｂの構造では上側の樹脂層２９と３
７の除去が示されている。

【００３５】図６から図８には図４と図５の示した製造
段階の後の連続した製造段階における線Ａ−Ａに沿った
断面を示している。

【００３６】図６に示すように、酸化層４０は化学蒸着
法により堆積しており、ソース領域の両側にあるゲート
パターンの間の比較的狭い間隔を充填しており、更にド
レインパターンの両側にあるゲートパターンの直角な壁
の上にスペーサを形成している。実際、前のことから判
るように、ドレイン領域はソース領域よりかなり幅が広
い（ソース接触リレー領域を除いて）。

【００３７】図７に示す段階では、酸化層４０の垂直方
向に異方性を有するエッチングはシリコン表面の上から
、より詳細にはＮ＋　注入のドレイン領域３３の上から
酸化層４０を除去することにより行われる。この除去の
間に、シリコン層２８（第３ポリシリコンレベル）は、
ゲート酸化スタックの上へのエッチングを止める役目を
果している。その後、この層２８は酸化される（ドレイ
ン３３の可視部分は同時に酸化されるが、単一シリコン
であるがポリシリコンではないということによりゆっく
り酸化される）。小さくしかも適度の厚さの第３ポリシ
リコンレベルの層、その酸化とドレイン領域３３の上に
同時に形成された酸化層の除去は、比較的適度に決めら
れた酸化の厚さが減少する間に行われる。その結果、酸
化領域２７の残留の厚さは正確に決まる。これにより種
々の酸化及び酸化エッチング段階を行った後では、厚さ
の決定が不正確であるという従来の技術による構造に対
して重要な利点が生ずる。この厚さは非常に精密ではな
いができるだけ小さくし製造工程を早く行う必要がある
が、一方では制御ゲート内の寄生容量と堆積後のメタラ
イゼーションを合理的かつできるだけ周知の値に保つた
め十分な大きさが必要となる。

【００３８】図７にはドレイン領域及びソース接触リレ
ー領域１０から酸化層を除去した後に導電性金属層、で
きれば列に沿ってエッチングされたタングステン４１の
ような耐熱性金属の堆積が図示されている。この接続は
導電度が高く、これは従来行っていた上側のメタライゼ
ーションと、しばしばアルミニウムによりドレイン列と
ソース接触リレー列間の接触リレー数を少なくすること
ができる。

【００３９】その後比較的通常の方法で図８に示すよう
に平たん化酸化層４２、従って例えばアルミニウムのよ
うな接触リレー金属層４３を堆積することができる。図
８では開口部は平たん化酸化層４２の中に、更にはアル
ミニウム層４３とタングステン層４１の間の接触部の中
に表わされている。

【００４０】この発明の本質的な考えは上述の通りであ
る。以下の図はこの発明によるメモリのアーキテクチャ
をより一層理解できるようにするため与えている。

【００４１】図９は図３の線Ｃ−Ｃに沿った、すなわち
ドレイン領域に直角な面の断面図である。この図でもド
レイン拡散３３、フィールド酸化３５、ドレインメタラ
イゼーション４１、絶縁部４２、及びメタライゼーショ
ン領域４３があるのが判る。図９の場合、メタライゼー
ション４３とドレインメタライゼーション４１の間の接
触領域の外側に断面が生じている状況が判る。

【００４２】図１０には図３の線Ｄ−Ｄに沿った、すな
わちメモリセルゲートレベルにおける断面図を示してい
る。前述の図に対応した参照番号のみ付けてある。制御
ゲートから行に沿った制御ゲート接続は第２ポリシリコ
ンレベル２５と耐熱性金属シリサイド２６の両方に形成
されているのが判るであろう。それ故制御ゲートは導電
性の高い接続であり直接ワードラインを構成している。

【００４３】最後に、図１１は図３と同様に平面図を示
しているが特別な実施例に関しており、四角形で示すよ
うにドレイン接触リレーとソース接触リレーから成って
いる、すなわちドレインに対してはタングステン層４１
とその上側のアルミニウム層間の接触があり、ソースに
対しては上側のアルミニウム層とソースタングステン層
の間の接触があり、このソースタングステン層は図２に
示したように、１６個のセルに対し１個だけ広がってい
る。各ソースリレー領域との接触及び各ドレイン領域と
の接触を中継する必要はないが、図示のとおり接触面積
を広げることが可能でそれにより製造工程が容易になる
。

【００４４】製造段階の実施について記載が比較的短い
のはそれらが当業者には良く知られているからである。 層堆積、熱成長、マスキング技術、例えばドライプラズ
マエッチング（ＲＩＥ）のような異方性エッチングにつ
いて周知の技術を使用することができる。実際、種々の
前述の材料の間が、更に特にシリコン及び酸化シリコン
の間が異方性でありきわめて選択的であるようなエッチ
ング方法が知られている。

【００４５】更に種々の絶縁層としてシリコン酸化層（
ＳｉＯ２　）のあることが容易に言える。当業者はこれ
らの層のいくつかとして他の絶縁物、又はその組合せ、
例えばシリコン酸化−窒化物−酸化の堆積物（ＯＮＯ）
を選択できる。他の絶縁層はフローイング（Ｆｌｏｗｉ
ｎｇ）特性を満たすためドーピングすることもできる。 更にこの発明の方法は種々の変形を生ずることもできる
。例えば部分的にエッチングを行った後に酸化シリコン
を制御する処理を有したポリシリコン層２８の堆積段階
を削除することも可能である。

【００４６】例えば、３０個の種々の層に対する厚さと
して次の値を取ることができる： ゲート酸化層２２：１０ｎｍ 第１ポリシリコンレベル２３：１００ｎｍインターポリ
酸化層２４：１０ｎｍ 第２ポリシリコンレベル２５：５５０ｎｍ耐熱性シリサ
イド層２６：１５０ｎｍ 上側酸化層２７：３００ｎｍ 第３ポリシリコンレベル２８：５０ｎｍフィールド酸化
層３５：５００ｎｍ

【００４７】更に行の方向に１．５マイクロメータであ
り、列の方向に１．１５マイクロメータであり表面が１
．７２５平方マイクロメータのメモリ点に対応している
段階を作ることも可能である。

【図面の簡単な説明】

【図１Ａ】メモリ点での浮遊ゲートトランジスタＴを示
す。

【図１Ｂ】シリコンのスライスに挾まれたメモリ点の断
面図を示す。

【図２】この発明により得られる一組のセルの平面図を
概略的におよび記号的に示す。

【図３】この発明による中間的な製造段階により得られ
るセルの平面図の一部分を示す。

【図４】ゲートを決めた後における図３の線Ａ−Ａに沿
った断面図を示す。

【図５Ａ】ソースを決める連続的な段階における図３の
線Ｂ−Ｂに沿った断面図を示す。

【図５Ｂ】ソースを決める連続的な段階における図３の
線Ｂ−Ｂに沿った断面図を示す。

【図６】連続的な製造段階における図３の線Ａ−Ａに沿
った断面図を示す。

【図７】連続的な製造段階における図３の線Ａ−Ａに沿
った断面図を示す。

【図８】連続的な製造段階における図３の線Ａ−Ａに沿
った断面図を示す。

【図９】金属をエッチングした後における図３の線Ｃ−
Ｃに沿った断面図を示す。

【図１０】金属をエッチングした後における図３の線Ｄ
−Ｄに沿った断面図を示す。

【図１１】この発明の特別な実施例の平面図の一部分を
示す。

【符号の説明】 １　　浮遊ゲート ２　　制御ゲート ３　　ソース領域 ４　　ドレイン領域 ５、６　　２酸化シリコン層 ７　　チャンネル領域 １０　　ソース接触リレー領域 １１、１２　　列 １４、１５　　酸化列の領域 ２１　　単結晶シリコン基板 ２２　　第１酸化ゲート層 ２３　　第１ポリシリコンレベル ２４　　酸化層 ２５　　第２ポリシリコンレベル ２６　　耐熱性金属シリサイド層 ２７　　酸化シリコン層 ２８　　第３ポリシリコンレベル ２９、３７　　樹脂層 ３１、３２　　ソース領域（拡散） ３３　　ドレイン領域（拡散） ３５　　フィールド酸化層 ４０　　酸化シリコン層 ４１　　ミリタリゼーション ４２　　平たん化酸化層 ４３　　接触リレー金属層

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　次の各階段から成るＥＰＲＯＭメモリ
   を製造する方法： １　　メモリセルの列が形成される領域を決める厚い酸
   化列（１４）を形成すること； ２　　ゲート絶縁層（２２）、浮遊ゲートの第１ポリシ
   リコンレベル（２３）、ゲート間の絶縁層（２４）、シ
   リサイドレベル（２６）に関係した制御ゲートの第２ポ
   リシリコンレベル（２５）、上側の絶縁層（２７）から
   成るゲートスタックを形成すること； ３　　ゲート構造を決めるためこれらの層の組をエッチ
   ングすることであり、このエッチングは厚い酸化列の間
   にあるシリコン基板に対して行われる； ４　　ドレイン領域が可視的である領域をマスキングす
   ること（図５Ａ）； ５　　同じ行にあるソース間のフィールド酸化領域をエ
   ッチングすること； ６　　ドレイン領域、ソース領域、及びソース間の領域
   に（Ｎ＋　）を注入すること； ７　　ソースの上にあるゲートスタックの間の空間を充
   填し、更にドレインの方向に曲げられたスタックの側面
   に側面のスペーサを形成する絶縁層（４０）を堆積する
   こと； ８　　ドレインに対し可視的なシリコン表面をクリアに
   するため前記充填絶縁層（４０）を異方性にエッチング
   すること； ９　　ドレイン接触導電層（４１）を堆積すること（図
   ７）； １０　　従来の最終メタライゼーション処理を行うこと
   。
2. 【請求項２】　　ドレイン接触導電層が耐熱性金属から
   成る請求項１に記載の方法。
3. 【請求項３】　　ソース及びドレイン接触の行われてい
   る個所は少ないがメタライゼーションの段階が上側のメ
   タライゼーションによりソース及びドレイン接触を中継
   することから成り、更にそれにより接触のサイズが大き
   くなる請求項１記載の方法。
4. 【請求項４】　　更に次の各階段から成る請求項１に記
   載の方法： １　　ゲートスタックの上に第３ポリシリコンレベルの
   薄い層（２８）を形成すること； ２　　再酸化の部分を得るため前記充填絶縁層をエッチ
   ングした後に前記第３ポリシリコンレベルを再酸化する
   こと； ３　　ドレイン接触導電層を堆積する前にドレイン領域
   がむき出しになるまで再酸化の部分をエッチングするこ
   と。