JPH0629544A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPH0629544A
JPH0629544A JP5049316A JP4931693A JPH0629544A JP H0629544 A JPH0629544 A JP H0629544A JP 5049316 A JP5049316 A JP 5049316A JP 4931693 A JP4931693 A JP 4931693A JP H0629544 A JPH0629544 A JP H0629544A
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layer
oxide layer
gate electrode
silicon
silicon layer
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JP5049316A
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Andrew J Walker
ヤン ウォルカー アンドリュー
Robertus D J Verhaar
ドミニクス ヨゼフ フェルハール ロベルタス
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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Publication date
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Abstract

(57)【要約】 【目的】 ＭＯＳトランジスタの形態の非揮発性メモリ
ーに用いられるトンネル酸化物層の厚さを従来より著し
く厚くすることができる半導体デバイスの製造方法を提
供する。 【構成】 Ａｓのような重いイオンを高エネルギーで比
較的薄い多結晶シリコン層(16)中に注入することによ
り、トンネル効果を強化する。イオン注入中に、Si原子
は多結晶シリコン層(16)からトンネル酸化物層(9) 中に
注入されるので、酸化物層(9) はSiエンリッチになり、
この結果トンネル特性に大きな変化が生じる。ゲート酸
化物層(12)と同じ酸化物をトンネル酸化物層(9) に使用
することができる。 【効果】 トンネル酸化物の厚さを従来の８〜10nmから
20nm程度にすることができる。重要な利点は、プロセス
において必要なトンネル酸化物層とホトレジスト層との
直接接触が回避されるので、トンネル酸化物層の性質が
ホトレジスト層によって全くあるいは少なくともほとん
ど損なわれることがないことである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
電極を有するＭＯＳトランジスタの形態の非揮発性メモ
リー素子が半導体本体の表面に設けられており、前記ト
ランジスタはその下の半導体本体の表面領域からシリコ
ンエンリッチ（silicon-enriched) トンネル酸化物層に
よって分離されている半導体デバイスを製造する方法に
関するものである。
【０００２】
【従来の技術】このような方法は、例えば、米国特許
（ＵＳ−Ａ）第4,849,248 号明細書に開示されている。
フローティングゲート電極を有するＭＯＳトランジスタ
は、ＥＥＲＯＭ、フラッシュ−ＥＥＰＲＯＭ、フラッシ
ュ−ＥＰＲＯＭなどの名称で知られている多くの非揮発
性メモリーにおいてメモリー素子を形成する。これらの
種類のメモリーのすべてにおいて、書込み情報はフロー
ティングゲート電極の電荷状態によって形成され、従っ
てＭＯＳトランジスタのしきい値電圧によって形成され
る。読出しは、例えば、制御ゲート電極によって行わ
れ、制御ゲート電極は普通フローティングゲート電極の
上方に位置し、フローティングゲート電極から電気的に
絶縁されており、読出し中に記憶された情報に応じてト
ランジスタが導電性になったりならなくなったりするよ
うな電圧を制御ゲート電極に印加することができる。
【０００３】電子がトンネル酸化物層を通り抜けてフロ
ーティングゲート電極からあるいは該電極にトンネルす
る現象は、フローティングゲート電極の充電または放電
に用いられることが多い。適当なトンネル電流を得るに
は、従来のメモリーでは例えば８〜１０nm程度の極めて
薄いトンネル酸化物層が必要である。しかし、このよう
な薄い層にはいくつかの固有の欠点がある。この薄いト
ンネル酸化物層は、メモリートランジスタおよび場合に
よっては他のＭＯＳトランジスタのゲート酸化物層を形
成する一層厚い酸化物層と共に設ける必要がある。製造
中に、フォトリソグラフィ操作のために既に形成されて
いるゲート酸化物層上にフォトレジストを設けることが
実際上常に必要であり、これはゲート酸化物層の性質に
悪い影響を及ぼす。
【０００４】半導体デバイスの操作に関し、薄いトンネ
ル酸化物層は、フローティングゲート電極と半導体本体
の表面領域との間のキャパシタンスを増大させる作用を
有する。これらの表面領域は、例えば、ＥＥＰＲＯＭ
（電気的消去可能ＰＲＯＭ）の場合にはドレイン領域に
隣接する半導体本体部分であり、例えば、フラッシュ−
ＥＥＰＲＯＭまたはフラッシュ−ＥＰＲＯＭ（電気的再
書込み可能ＲＯＭ）の場合にはソース領域およびドレイ
ン領域である。この寄生（parasitic)キャパシタンスの
ために、フローティングゲート電極と制御ゲート電極と
の間およびフローティングゲート電極と半導体本体との
間のキャパシタンス比は、トンネル効果を達成させるに
は比較的高電圧を制御ゲート電極に印加する必要が生じ
るような値になる。
【０００５】このような高電圧は、いわゆる埋込型メモ
リーの場合には、駆動電子系および／または論理回路に
問題を起すことがある。従って、トンネル電流が低電圧
においても十分に強いという意味で、トンネル効果を強
化するのが望ましいことが多い。しかし、この場合に
は、確実に、メモリーの保持時間が十分に長い必要があ
る。すなわち、フローティングゲート電極に記憶されて
いる情報が十分な時間の間維持されかつ電荷漏洩によっ
て早すぎる消失を生じることのないようにする必要があ
る。実際に、トンネル効果の強化は漏洩電流の増大を伴
なうことが見い出されることが多い。
【０００６】米国特許第4,849,248 号明細書の図13は、
冒頭に記載した種類のデバイスを示しており、このデバ
イスでは、トンネル酸化物層中のシリコン含有量を、ト
ンネル酸化物層中にシリコンイオンを注入することによ
って増大させてトンネル効果を強化している。普通の技
術を使用した場合には、この既知のデバイスも、トンネ
ル酸化物層の形成および局部的なシリコンイオン注入の
両方のために、フォトレジスト層を必要とする。さら
に、トンネル酸化物層は、この既知方法においても、隣
接するゲート酸化物層より相当薄いものとして形成され
る。
【０００７】
【発明が解決しようとする課題】本発明の第１の目的
は、保持時間が許容できる程短い値に達することなくト
ンネル効果が強化される冒頭に記載した方法を提供する
ことにある。本発明の第２の目的は、ゲート酸化物層上
にフォトレジスト層を直接被着させることを回避できる
簡単な方法を提供することにある。本発明の第３の目的
は、トンネル酸化物層の厚さが普通のゲート酸化物の厚
さと同じであるが、制御ゲート電極において過大な高電
圧を回避できる、トンネル効果に基くＥＥＰＲＯＭまた
はＥＰＲＯＭメモリーを提供することにある。
【０００８】本発明においては、冒頭に記載した方法に
おいて、トンネル酸化物層の上にシリコン層を堆積さ
せ、次いで該シリコン層の所定の厚さにおいて、イオン
注入によってシリコン原子が前記シリコン層から前記ト
ンネル酸化物中に導入されるようなエネルギーを使用し
て、前記シリコン層中に比較的重いイオンを注入するこ
とにより、前記トンネル酸化物層をシリコンエンリッチ
にすることを特徴とする。
【０００９】本発明においては、本発明方法によって製
造したメモリーが満足できる作動を示すことを見い出し
た。本発明方法は極めて簡単である。ゲート酸化物層を
成長させた後に、多結晶シリコン薄層を堆積させる。以
下に、短縮のために多結晶シリコン薄層をポリまたはポ
リ層と呼ぶことがある。次いで、この多結晶シリコン層
上にフォトレジストマスクを設けてトンネル酸化物層を
形成し、ポリ層によってゲート酸化物層から分離するこ
とができる。ゲート酸化物層８におけるトンネル電流を
Ａｓのような重いイオンの注入によって増大させ、その
後にフォトレジストマスクを再び除去する。
【００１０】特別の場合には、トンネル酸化物層をゲー
ト酸化物層より薄くするのが有利である。なかんずくフ
ローティングゲート電極と基板との間の容量結合が改善
される利点を有する本発明の一例では、トンネル酸化物
層と同じ厚さまたは少なくともほぼ同じ厚さのゲート酸
化物層を、フローティングゲート電極とＭＯＳトランジ
スタのチャネル領域との間に設ける。この例では、さら
に、トンネル酸化物層を設けるために別個の酸化工程を
行う必要はなく、トンネル酸化物層をゲート酸化物層と
同時に形成することができる。ゲート酸化物層／トンネ
ル酸化物層の受ける酸化物の性質を損なうことのある処
理の数をできるだけ少なくする例は、フローティングゲ
ート電極の少なくとも一部分をシリコン層から形成する
ことを特徴とする。
【００１１】一方では、シリコン層の厚さは、注入イオ
ンがシリコン層を完全に通り抜けてしまうのを防止する
ために、薄すぎてはいけない；他方、シリコン層が厚す
ぎる場合には励起シリコン原子がトンネル酸化物層に到
達するのが困難であるので厚すぎてもいけない。実験の
結果、シリコン層の厚さの好ましい値は25〜200 nmであ
ることが分った。この厚さは少なくとも約100 nmである
のが好ましい。シリコン層にイオン注入するのに使用す
るエネルギーの特定値は、なかんずくシリコン層の厚さ
およびイオンの種類によって左右されるが、約50〜150
KeV の範囲内にある。注入エネルギーは少なくとも約80
KeVであるのが好ましい。
【００１２】注入が行われる工程の後に、シリコン層
が、例えば、シリコン層の固有抵抗の点で、十分に厚い
場合には、シリコン層からフローティングゲート電極を
有利に形成することができる。特に薄いシリコン層の場
合に重要である本発明の一例は、イオン注入工程後にシ
リコン層上に多結晶シリコン層を堆積させ、次いでこの
合併層（combined layer) からフローティングゲート電
極を形成する。シリコン層がフローティングゲート電極
を形成するのに十分な厚さである場合には、このシリコ
ン層に、重いイオンを注入する前または後に、例えば、
Ｐをドープすることができる。シリコン層がフローティ
ングゲート電極にとって薄すぎる場合には、追加の多結
晶シリコン層を堆積させた後にシリコン層にドープする
のが好ましい。
【００１３】
【実施例】次に、本発明を図面を参照して実施例につい
て説明する。図面はいずれも一定の比率に拡大または縮
小して描いたものではない。種々の例において対応する
構成部分には普通同じ符号が付いている。同じ導電型の
半導体領域には一般的に同じ方向に斜線が施されてい
る。
【００１４】図１はシリコンからなる半導体本体１を具
える半導体デバイスを示す。明らかに、シリコンの代り
に他の任意の適当な半導体材料を使用することができ
る。半導体本体１にはその表面２にＭＯＳトランジスタ
の形態の非揮発性メモリー素子３を設ける。このメモリ
ー素子はフローティングゲート電極４を有する。図１に
はフローティングゲート電極の２個の部分４ａおよび４
ｂが示されており、これらの部分は図１の平面外で相互
接続されている。頭文字ＭＯＳにおける文字ＭおよびＯ
はそれぞれ金属および酸化物を示すが、本発明はこの種
のトランジスタに限定されるものではない。フローティ
ングゲート電極が金属以外の材料、例えば、ドープ多結
晶シリコンのようなドープ半導体材料から作られている
例、および／またはゲート誘電体が酸化物ではなく他の
異なる材料または異なる材料の組合せから作られている
例も、ＭＯＳトランジスタに包含されるとみなす必要が
ある。
【００１５】情報はフローティングゲート電極４におけ
る電荷の形態で記憶され、トランジスタのしきい値電圧
を決定する。フローティングゲート電極４は誘電体によ
って完全に取り囲まれているので、電荷は流れ去ること
ができず、このメモリー素子は非揮発性を得る。フロー
ティングゲート電極の部分４ａは、トランジスタのソー
ス領域６とドレイン領域７との間のチャネル領域５の上
方に位置する。フローティングゲート電極の部分４ｂは
以下にトンネル領域と称することもある表面領域８の上
方に位置し、領域８は介在するトンネル酸化物層９によ
ってフローティングゲート電極４から分離されている。
【００１６】フローティングゲート電極４とトンネル領
域８との間に或る電圧を印加すると、電子はトンネル酸
化物層９を通り抜けてフローティングゲート電極４から
トンネル領域８にあるいはトンネル領域８からフローテ
ィングゲート電極４にトンネルして、フローティングゲ
ート電極４の電荷状態を調整することができる。このト
ンネル効果を増大させるには、トンネル酸化物層９をシ
リコンエンリッチにする、すなわちトンネル酸化物層９
中のシリコン含有量をこの層９の化学量論的組成の場合
における含有量より大きくする。トンネル酸化物層の厚
さが普通より厚い場合でも、この強化されたトンネル効
果によって、比較的低電圧において、十分に強いトンネ
ル電流を得ることができる。この結果、トンネル酸化物
層９の厚さを、例えばＭＯＳトランジスタのゲート酸化
物層として普通であるような値にすることができる。
【００１７】この例では、半導体本体１、あるいはその
表面に隣接する少なくとも１個の層形成部はｎ型であ
る。トランジスタ３が能動領域に設けられ、この能動領
域は比較的厚いフィールド酸化物層１０によって分離さ
れている。ｎ−チャネル型のトランジスタ３はｎ型ソー
ス領域６およびｎ型ドレイン領域７を有する。この例で
は、チャネル領域８はトランジスタ領域の外側に位置
し、フィールド酸化物層１０の下に設けられているｎ型
接続領域１１によってドレイン領域７に接続されている
ｎ型領域８である。ｎ型領域８をフローティングゲート
電極４から分離しているトンネル酸化物層９は、トラン
ジスタのチャネル領域５の上のゲート酸化物層１２と同
じ厚さまたは少なくともほぼ同じ厚さを有する。
【００１８】フローティングゲート電極４はｎ型ドープ
多結晶シリコンからなる。フローティングゲート電極４
の上方に制御電極すなわち制御ゲート電極13を設ける。
この電極13もｎ型多結晶シリコンからなる。多結晶シリ
コン層４と13とは、多結晶シリコン層間誘電体層14によ
って分離されており、誘電体層14は酸化物から作られて
いるが、あるは誘電体層14を例えば窒化物あるいは酸化
物と窒化物との組合せから作ることもできる。誘電層14
の厚さは、ゲート電極４と13との間の容量結合が、ゲー
ト電極４と半導体本体１との間の容量結合と較べてでき
るだけ大きくなるように選択する。それは、この場合に
は、フローティングゲート電極４の電位を、極めて容易
に調節することができる、すなわち、例えば、書込み中
あるいは消去中に制御ゲート電極13における電圧を可能
な限り小さくしても極めて容易に調節することができる
からである。
【００１９】この理由では、誘電体層14の厚さを余り厚
くならないように選択し、酸化物層９および12の厚さを
余り薄くならないように選択する。酸化物層９および12
の厚さの特定値は12〜40nmの範囲、例えば25nmであり、
多結晶ポリシリコン層間誘導体層14の厚さ（有効酸化物
厚さ）の特定値は約25nmである。このデバイスを厚い酸
化物層15でおおう。層15には接点用開口（図示せず）を
形成することができる。
【００２０】上述のデバイスはＥＥＰＲＯＭとして組み
立てることができ、この場合にはトランジスタ３をドレ
イン領域を介して選択した或るトランジスタ（図示せ
ず）に結合し、そのゲート領域をワード線に接続する。
【００２１】この半導体デバイスの製造は、普通の固有
抵抗を有するｐ型シリコン基板１を用いて開始する。先
ず、半導体本体１の表面に、形成すべきｎ型接続領域11
の区域において、好ましくはＡｓをドープした多量ドー
プｎ+ 領域を設け、所要に応じて領域11の外側に設ける
べきフィールド酸化物層10の区域において、複数個のｐ
型チャネルストッパー領域を設ける。これらのｐ型チャ
ネルストッパー領域は図示してない。次いで、フィール
ド酸化物層10を常法によって設け、これにより図１の中
央部に位置するフィールド酸化物層10の部分の下にｎ型
接続領域11を得る。次いで、ｎ型領域８をリン注入によ
ってトンネル領域に形成することができる。ｎ型領域８
の上に成長させるトンネル酸化物層９の性質の点から、
ｎ型領域８のドープ濃度を比較的低く、例えば、１〜２
×1018原子／cm2 に選択する。次いで、表面上に存在す
るマスク層を除去することができ、その後に熱酸化によ
りゲート酸化物層12とトンネル酸化物層９とを同時に形
成する。この時点で、このデバイスは図２に示す段階に
ある。
【００２２】このようにして得た構造のデバイスの上に
アモルファスまたは多結晶の薄いシリコン層16を堆積さ
せる（図３参照）。シリコン層16の上にフォトレジスト
層を設け、このフォトレジスト層からトンネル領域８の
区域に開口18を有するドーピングマスク17を形成する。
ドーピングマスク17は介在するシリコン層16によってゲ
ート酸化物層12およびトンネル酸化物層９から分離され
ているので、フォトレジストマスクを酸化物層上に直接
設ける場合にはよく起るような、これらの酸化物層12お
よび９の性質に影響を及ぼす現象が、全くあるいはほと
んど起り得ない。
【００２３】次いで、シリコンと較べて比較的重いイオ
ンを用いて開口18を経てシリコン層16にイオン注入処理
を施す。この注入処理に用いるドーパントはいくつかの
元素、例えばＡｓ，Ｓｂ，Ｇｅなどから選択することが
できる。この例では、Ａｓを選択し、Ａｓを50〜150 Ke
V のエネルギー、特に約80 KeVのエネルギーでシリコン
層16中に注入する。注入度は約１〜３×1015原子／cm2
とする。注入エネルギーおよびシリコン層16の厚さは、
Ａｓ+ イオンがシリコン層16中に少なくともその大部分
において注入され、かつ最高でもＡｓ+ イオンの無視で
きる部分がトンネル酸化物層９、場合によっては基板１
で終わるように決める。
【００２４】イオン注入中に、Ａｓイオンはシリコン原
子と衝突するので、シリコン層16の厚さが薄い場合に
は、シリコン層16のシリコンはトンネル酸化物９中を進
み、このようにしてそこにシリコンエンリッチ領域が形
成する。インオ注入後に、フォトレジストマスク17を除
去する。所望に応じてシリコン層16の厚さを例えば500
nmまで一層厚くすることができる。次いで、このように
して得たシリコン層19に例えばＰをドープする。次の工
程で、フローティングゲート電極４を形成するためにフ
ォトレジストマスク20を形成し、その後にシリコン層19
のマクスされていない部分を、例えば、反応性イオンエ
ッチングにより除去する。このようにして、図５に示す
ように、フローティングゲート電極の部分４ａおよび４
ｂが形成される。
【００２５】次いで、ｎ型のソース領域６およびドレイ
ン領域７を形成する。このデバイスを図示されていない
通常の工程によってさらに仕上げる。先ず、フォトレジ
ストマスク20を除去し、その後に多結晶シリコン層間誘
電体層14を例えば気相堆積によって設ける。誘電体層14
が酸化ケイ素から作られている場合には、この多結晶シ
リコン層間誘電体層14も多結晶シリコンの酸化によって
得ることができるのは明らかである。誘電体層14をパタ
ーン化した後に、第２のドープ多結晶シリコン層を設
け、この第２の層から制御ゲート電極13を形成する。
【００２６】ガラス層15を気相堆積によって全組立体の
上に設け、このガラス層に常法によって例えば図１の平
面外に接点窓を設け、さらにソース領域６および／また
はドレイン領域７および／または制御ゲート電極13を設
ける。その後に、常法によって単層または多層の金属化
を行って配線を形成することができる。
【００２７】上述のメモリーセルは、匹敵するトンネル
電流値を有する極めて薄いトンネル酸化物層（８nmまた
はこれ未満）を有する非揮発性メモリー素子にとって普
通である電圧に匹敵する電圧において、作動させること
ができる。例えば、実際の例では、フローティングゲー
ト電極４とトンネル領域８との間のトンネル電流は10Ｖ
の電圧において約10nAであった。フローティングゲート
電極４とシリコン基板１との間の容量結合は比較的厚い
トンネル酸化物層によって弱められ、これはこのデバイ
スの作動に利点を提供する。
【００２８】トンネル酸化物層９はゲート酸化物層12と
同時に形成することができるので、このデバイスの製造
はかなり簡単になる。さらに、特に重要なのは、上述の
プロセスでは、種々の段階において必要になるフォトレ
ジスト層をゲート酸化物層12またはトンネル酸化物層９
の上に直接設けないので、フォトレジスト層がその下の
酸化物の性質を損なうことは全くあるいは実際上あり得
ない点である。
【００２９】図６〜11は、本発明方法の第２の例に従っ
て製造した半導体デバイスの種々の製造段階における断
面図である。この半導体デバイスは、この場合にはフラ
ッシュ−ＥＥＰＲＯＭの部品を形成することができ、ｐ
型シリコン基板１を具え、シリコン基板１にはその表面
にフィールド酸化物層10によって能動領域が形成されて
いる。上述の第１の例におけるゲート酸化物層12と同じ
厚さを有するゲート酸化物層25を能動領域の表面上に設
ける。次いで、比較的薄い多結晶シリコン層１６を全表
面上に堆積させる（第６図参照）。
【００３０】次の工程では、図７に示すように、フォト
レジストマスク26をシリコン層16上に設けてイオン注入
し、イオン注入によりトンネル効果を強化する。このイ
オン注入は能動領域の部分のみにおいて行う必要がある
が、ここに示す例ではフォトレジストマスク26は全能動
領域をむきだしの状態にしている。これにより、トンネ
ル酸化物層の次に形成されるゲート酸化物層25の複数個
の部分はシリコンエンリッチになるが、これは問題にな
らない。その理由は、ゲート酸化物層25のこれらの部分
を次の工程で除去することができるからである。
【００３１】ある場合には、フォトレジストマスク26を
全体的に省くことができ、この場合にはシリコン層16は
その全表面にわたってイオン注入を受ける。しかし、シ
リコン層16の表面を、例えば、周辺回路におけるトラン
ジスタを考慮して、局部的にマスクするのが望ましいこ
とが多い。フォトレジストマスク26を設けた後に、トン
ネル効果を強化する処理を、上述の第１の例と同様にし
て、イオン注入の結果としてシリコン原子がゲート酸化
物層25中に注入されるようなエネルギーを使用してシリ
コン層16中にイオン注入する、例えば、Ａｓイオンを注
入することにより行う。
【００３２】この結果、ゲート酸化物層25は図７に示す
全能動領域にわたってシリコンエンリッチになる。イオ
ン注入後に、フォトレジストマスク26を除去する。シリ
コン層16の厚さは所望に応じて厚くすることができる。
シリコン層16にＰまたは或る他の適当な不純物をドープ
することができる。シリコン層16が所望の厚さおよび固
有抵抗を有している場合には、フォトレジストマスク27
によってフローティングゲート電極４を形成することが
できる（図８参照）。フローティングゲート電極４はマ
スクされていない多結晶材料を除去することにより得ら
れる（図９参照）。ｎ型のソース領域６およびドレイン
領域７を、例えば、Ａｓイオン注入および熱処理によっ
て形成する（図10参照) 。次いで、フォトレジストマス
ク27を除去することができる。
【００３３】次いで、多結晶シリコン層間誘電体14を堆
積によって設け、次いで第２の多結晶シリコン層13を堆
積させる。これらの層を常法によってパターン化して
（図11参照）フローティングゲート電極４にオーバーラ
ップする制御ゲート電極13を得る。フローティングゲー
ト電極４によっておおわれていないゲート酸化物層25の
部分も除去する。従って、強化されたトンネル効果を有
するゲート酸化物層25は、フローティングゲート電極４
の下に位置する部分のみに限定される。さらに、プロセ
スを常法によって続けて、全組立体の上にガラス層を被
着させ、この層に接点窓をエッチングし、金属化を行う
ことができる。
【００３４】上述のデバイスはいわゆるフラッシュ−Ｅ
ＥＰＲＯＭに使用することができ、この場合には書込み
および消去中に電子が基板（すなわち、ソース領域また
はドレイン領域）からフローティングゲート電極に、あ
るいはフローティングゲート電極から基板（すなわち、
ソース領域またはドレイン領域）にトンネルする。選択
した或るトランジスタをフローティングゲートトランジ
スタと直列に接続する場合には、上述のデバイスもＥＥ
ＰＲＯＭとして作動させることができるのは明らかであ
る。
【００３５】図11から分るように、制御ゲート電極13は
フローティングゲート電極４にオーバーラップしてい
る。このようなオーバーラップが生じておらず、その結
果として一層小形にすることがてき、従って他の素子と
集積化して大型メモリーとすることができる構造のもの
は、「積層ＥＥＰＲＯＭ」という名称で知られている。
積層ＥＥＰＲＯＭの製造に用いる本発明方法を図12〜14
を参照して次の例について説明する。図12〜14は製造の
種々の段階におけるメモリー素子の断面図を示す。
【００３６】製造は図７に示す製造段階を含む上述の例
について説明したプロセスと同様にして行う。図７に示
す製造段階では、重いイオン例えばＡｓイオンをシリコ
ン層16中に注入することによりゲート酸化物層25をシリ
コンエンリッチにする。それ自体既に知られている方法
によって、フォトレジストマスクを使用してシリコン層
16から複数個のレーンのパターンを形成することがで
き、その後にこのフォトレジストマスクを除去する。こ
のようなレーンの１個が図12の断面図に示されている。
次いで、多結晶シリコン層間誘電体層14および第２の多
結晶ポリシリコン層13を設ける。
【００３７】その後に、図12に示すようにフォトレジス
トマスク29を形成し、ゲート構造を形成する。第２の多
結晶シリコン層13、誘電体層14およびシリコン層16を順
次エッチングして、フローティングゲート電極４、多結
晶シリコン層間誘電体14および制御ゲート電極13からな
る図13に示す積層体を得る。制御ゲート電極13はもうフ
ローティングゲート電極４にオーバーラップしていない
ので（少なくとも図面の平面内において）、上述の例に
おけるよりいくらか一層コンパクトな構造体が得られ
る。次の工程では、ソース領域６およびドレイン領域７
をＡｓイオン注入によって形成し、フォトレジストマス
ク29を除去する。
【００３８】図14に示す次の工程では、図13に示されて
いる積層体の側面に絶縁層30を例えばいわゆるスペーサ
の形態でかぶせる。絶縁層30は既知方法により、例え
ば、積層体の側面の酸化および／または全組立体の上に
堆積させた酸化物または他の適当な絶縁材料の層を異方
性エッチングすることにより、設けることができる。こ
の操作中に、フローティングゲート電極４によっておお
われていないトンネル酸化物層を同時に除去して接点窓
を設けて、トンネル酸化物層をトランジスタのチャネル
領域に厳密に限定することができる。
【００３９】次の第４の例では、本発明方法をフラッシ
ュ−ＥＰＲＯＭを製造する場合について説明する。フラ
ッシュ−ＥＰＲＯＭでは、基板１からの熱電子の注入に
よってフローティングゲート電極４に電荷が与えられ、
他方電子はフローティングゲート電極４から基板１にト
ンネルすることができる。図15は、ゲート酸化物層25お
よび薄い多結晶シリコン層16を成長させた後に、表面に
フォトレジストマスク32を設けた段階のデバイスの断面
図を示す。
【００４０】フォトレジストマクス32は能動領域の実質
的部分、すなわち形成されるトランジスタの少なくとも
チャネル部分をマスクする。上述のような重いイオン例
えばＡｓイオンの高エネルギーによる注入を、フォトレ
ジストマスク32の開口33を経て行って、ゲート酸化物層
25をシリコンエンリッチにしてトンネル効果を強化す
る。この例では、このようなシリコン濃度の増大は局部
的に生じるにすぎないので図16〜18にはシリコンエンリ
ッチ領域をゲート酸化物層25中の破線によって示した。
【００４１】Ａｓイオン注入後に、多結晶シリコン層16
を所望に応じて一層厚くし、層16に例えばＰをドープ
し、その後に形成すべきフローティングゲート電極の上
にフォトレジストマスク34を設ける（図16参照）。次い
で、図17に示すように、多結晶シリコン層16からエッチ
ングによってフローティングゲート電極４を形成し、そ
の後に基板１中にＡｓイオンを注入することによりソー
ス領域６およびドレイン領域７を形成する。次の段階で
は、多結晶シリコン層間誘電体層14および第２の多結晶
シリコン層13を堆積させ、その後にエッチングによって
図18に示す構造体を得る。このデバイスは通常の工程に
よってさらに完成することができる。
【００４２】制御ゲート電極13はフローティングゲート
電極４に両側でオーバーラップしている。シリコンエン
リッチ・トンネル酸化物層35はゲート酸化物層25の一部
分のみとして、この例ではソース領域６に隣接する部分
として示されている。書込み中に、熱電子を、ドレイン
領域７の近くのゲート酸化物層25を通り抜けて、フロー
ティングゲート電極４に注入することができる。消去中
に、この電荷を、トンネル酸化物層35を通り抜けてソー
ス領域６にトンネルさせることができる。
【００４３】図19は図18に示す構造体の変形例の断面図
を示す。この例ではフローティングゲート電極４、多結
晶シリコン層間誘電体14および制御ゲート電極13は積層
体として設けられている。この例においても、トンネル
酸化物層35は上述の例と同様にソース領域６の近くに位
置する。このデバイスの製造プロセスは上述の例と大部
分において同じであるが、第２の多結晶シリコン層13を
堆積させた後まではゲート形成用フォトレジストマスク
34を設けない点で明らかに異なる。
【００４４】本発明は上述の例に限定されるものではな
く、この技術分野における通常の知識を有する者にとっ
て多くの変更が可能であることは、明らかである。例え
ば、トンネル酸化物層をシリコンエンリッチにするため
に、Ａｓイオンの代りに他の重いイオン、例えば、Ｓ
ｂ，Ｇｅ，ＳｉおよびＫｒのイオンを使用することがで
きる。
【図面の簡単な説明】
【図１】本発明方法の第１の例によって製造した半導体
デバイスの断面図である。
【図２】図１の半導体デバイスを製造する本発明方法の
第１の例における第１の製造段階を示す断面図である。
【図３】図２の次の段階である第２の製造段階を示す断
面図である。
【図４】図３の次の段階である第３の製造段階を示す断
面図である。
【図５】図４の次の段階である第４の製造段階を示す断
面図である。
【図６】本発明方法の第２の例における第１の製造段階
を示す断面図である。
【図７】図６の次の段階である第２の製造段階を示す断
面図である。
【図８】図７の次の段階である第３の製造段階を示す断
面図である。
【図９】図８の次の段階である第４の製造段階を示す断
面図である。
【図１０】図９の次の段階である第５の製造段階を示す
断面図である。
【図１１】図10に次の段階である第６の製造段階を示す
断面図である。
【図１２】本発明方法の第３の例における第１の製造段
階を示す断面図である。
【図１３】図12の次の段階である第２の製造段階を示す
断面図である。
【図１４】図13の次の段階である第３の製造段階を示す
断面図である。
【図１５】本発明方法の第４の例における第１の製造段
階を示す断面図である。
【図１６】図15の次の段階である第２の製造段階を示す
断面図である。
【図１７】図16の次の段階である第３の製造段階を示す
断面図である。
【図１８】図17の次の段階である第４の製造段階を示す
断面図である。
【図１９】本発明方法の第５の例によって製造した半導
体デバイスの断面図である。
【符号の説明】
１ 半導体本体（ｐ型シリコン基板） ２ 半導体本体の表面 ３ 非揮発性メモリー素子（トランジスタ） ４ フローティングゲート電極（多結晶シリコン層） 4a フローティングゲート電極の一方の部分 4b フローティングゲート電極の他方の部分 ５ チャネル領域 ６ ソース領域 ７ ゲート領域 ８ 表面領域（トンネル領域，ｎ型領域，チャネル領
域） ９ トンネル酸化物層 10 フィールド酸化物層 11 ｎ型接続領域 12 ゲート酸化物層 13 制御電極（制御ゲート電極、多結晶シリコン層） 14 誘電体層（多結晶シリコン層間誘電体層） 15 酸化物層（ガラス層） 16 シリコン層（多結晶シリコン層、アモルファスシリ
コン層） 17 フォトレジストマスク（ドーピングマスク） 18 開口 19 シリコン層 20 フォトレジストマスク 25 ゲート酸化物層 26 フォトレジストマスク 27 フォトレジストマスク 29 フォトレジストマスク 30 絶縁層 32 フォトレジストマスク 33 開口 34 フォトレジストマスク 35 シリコンエンリッチ・トンネル酸化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルタス ドミニクス ヨゼフ フェル ハール オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 フローティングゲート電極を有するＭＯ
    Ｓトランジスタの形態の非揮発性メモリー素子が半導体
    本体の表面に設けられており、前記トランジスタはその
    下の半導体本体の表面領域からシリコンエンリッチトン
    ネル酸化物層によって分離されている半導体デバイスを
    製造するに当り、 前記トンネル酸化物層の上にシリコン層を堆積させ、次
    いで該シリコン層の所定の厚さにおいて、イオン注入に
    よってシリコン原子が前記シリコン層から前記トンネル
    酸化物層中に導入されるようなエネルギーを使用して、
    前記シリコン層中に比較的重いイオンを注入することに
    より、前記トンネル酸化物層をシリコンエンリッチにす
    ることを特徴とする半導体デバイスの製造方法。
  2. 【請求項２】 トンネル酸化物層と同じ厚さまたは少な
    くともほぼ同じ厚さのゲート酸化物層を、フローティン
    グゲート電極とＭＯＳトランジスタのチャネル領域との
    間に設けることを特徴とする請求項１記載の方法。
  3. 【請求項３】 フローティングゲート電極の少なくとも
    一部分をシリコン層から形成することを特徴とする請求
    項１または２記載の方法。
  4. 【請求項４】 シリコン層の厚さを25〜200 nmにするこ
    とを特徴とする請求項１〜３のいずれか一つの項に記載
    の方法。
  5. 【請求項５】 シリコン層の厚さを少なくとも約100 nm
    にすることを特徴とする請求項４記載の方法。
  6. 【請求項６】 イオン注入工程後にシリコン層上に多結
    晶シリコン層を堆積させ、次いでこの合併層からフロー
    ティングゲート電極を形成することを特徴とする請求項
    １〜６のいずれか一つの項に記載の方法。
  7. 【請求項７】 シリコン層中に注入する比較的重いイオ
    ンとしてAsイオンを使用することを特徴とする請求項１
    〜６のいずれか一つの項に記載の方法。
  8. 【請求項８】 50〜150 KeV のエネルギーを使用して比
    較的重いイオンをシリコン層中に注入することを特徴と
    する請求項１〜７のいずれか一つの項に記載の方法。
  9. 【請求項９】 少なくとも約80KeV のエネルギーを使用
    して比較的重いイオンをシリコン層中に注入することを
    特徴とする請求項８記載の方法。
  10. 【請求項１０】 前記イオン注入とは別個のドープ工程
    において、トンネル酸化物層の下の半導体本体中にドー
    プ表面領域を設け、該ドープ表面領域により注入領域を
    形成させて書込み中または消却中に前記注入領域からフ
    ローティングゲート電極に電荷キャリアをトンネルさせ
    ることを特徴とする請求項１〜９のいずれか一つの項に
    記載の方法。
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