JPH04233826A - プログラマブル基準回路 - Google Patents
プログラマブル基準回路Info
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- JPH04233826A JPH04233826A JP3192777A JP19277791A JPH04233826A JP H04233826 A JPH04233826 A JP H04233826A JP 3192777 A JP3192777 A JP 3192777A JP 19277791 A JP19277791 A JP 19277791A JP H04233826 A JPH04233826 A JP H04233826A
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- JP
- Japan
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- reference circuit
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- circuit
- programmable
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- 230000015654 memory Effects 0.000 claims description 12
- 230000002950 deficient Effects 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims 1
- 230000003068 static effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000007664 blowing Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、プログラミングの前は
第１論理状態にあり、プログラミング後には第２論理状
態となるプログラマブル基準回路に関するものである。
第１論理状態にあり、プログラミング後には第２論理状
態となるプログラマブル基準回路に関するものである。
【０００２】斯種の基準回路は、非プログラム状態では
２つのインバータにより形成されるフリップフロップ状
の回路を帰還回路に具えている。第１インバータは能動
素子を具えており、これはプログラマブル素子と直列に
配置され、これらの能動素子及びプログラマブル素子は
２つの電源端子間に直列に配置される。この第１インバ
ータの出力端子は第２インバータの入力端子に接続され
、第２インバータの出力端子は発生すべき基準電圧を供
給すると共に第１インバータの入力端子に帰還される。 第２インバータは、例えばＣＭＯＳインバータとする。
２つのインバータにより形成されるフリップフロップ状
の回路を帰還回路に具えている。第１インバータは能動
素子を具えており、これはプログラマブル素子と直列に
配置され、これらの能動素子及びプログラマブル素子は
２つの電源端子間に直列に配置される。この第１インバ
ータの出力端子は第２インバータの入力端子に接続され
、第２インバータの出力端子は発生すべき基準電圧を供
給すると共に第１インバータの入力端子に帰還される。 第２インバータは、例えばＣＭＯＳインバータとする。
【０００３】本発明は不良行列メモリセルの代わりに冗
長回路をセットするために多数の基準回路が設けられて
いるメモリを具えている集積回路にも関するものである
。
長回路をセットするために多数の基準回路が設けられて
いるメモリを具えている集積回路にも関するものである
。
【０００４】
【従来の技術】上述した種類の集積回路についてはジー
アイ・イー・イー・イー・ジャールオブソリッド ス
テート サーキッツ（“Ｔｈｅ ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔ Ｃｉｒｃｕｉｔ
”，Ｖｏｌ． ２３． Ｎｏ．５．１９８８年１０月）
の特に第ＸＩ節及び図８に記載されている。
アイ・イー・イー・イー・ジャールオブソリッド ス
テート サーキッツ（“Ｔｈｅ ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔ Ｃｉｒｃｕｉｔ
”，Ｖｏｌ． ２３． Ｎｏ．５．１９８８年１０月）
の特に第ＸＩ節及び図８に記載されている。
【０００５】冒頭にて述べた種類の基準回路は本来既知
であり、図１に示すような構成をしている。基準回路は
プログラマブル素子を、この場合にはヒューズＦと直列
に配置されるＰＭＯＳトランジスタＰ１により構成され
る第１能動素子を具えており、この第１能動素子はヒュ
ーズＦと共に第１インバータを形成する。基準回路は他
に２個のＰＭＯＳトランジスタＰ２及びＰ３と２個のＮ
ＭＯＳトランジスタＮ１及びＮ２との直列回路で構成さ
れる第２インバータも具えている。第１インバータの出
力端子ＬはトランジスタＰ２，Ｐ３及びＮ１の制御電極
に接続する。ＮＭＯＳトランジスタＮ２の制御電極に固
定電圧ＶＲＥＦ（例えばＶＤＤ） を印加して、トラン
ジスタＮ１がサブミクロン単位の寸法のトランジスタで
あるときに、このトランジスタＮ１に電圧の重圧がかか
らないようにする。電源端子ＶＳＳと第２インバータの
出力端子ＯＵＴとの間にはキャパシタンスとして作用す
るＮＭＯＳトランジスタＮ３を接続し、又第１インバー
タの出力端子Ｌと電源端子ＶＤＤとの間にはキャパシタ
ンスとして作用するＰＭＯＳトランジスタＰ４を接続す
る。
であり、図１に示すような構成をしている。基準回路は
プログラマブル素子を、この場合にはヒューズＦと直列
に配置されるＰＭＯＳトランジスタＰ１により構成され
る第１能動素子を具えており、この第１能動素子はヒュ
ーズＦと共に第１インバータを形成する。基準回路は他
に２個のＰＭＯＳトランジスタＰ２及びＰ３と２個のＮ
ＭＯＳトランジスタＮ１及びＮ２との直列回路で構成さ
れる第２インバータも具えている。第１インバータの出
力端子ＬはトランジスタＰ２，Ｐ３及びＮ１の制御電極
に接続する。ＮＭＯＳトランジスタＮ２の制御電極に固
定電圧ＶＲＥＦ（例えばＶＤＤ） を印加して、トラン
ジスタＮ１がサブミクロン単位の寸法のトランジスタで
あるときに、このトランジスタＮ１に電圧の重圧がかか
らないようにする。電源端子ＶＳＳと第２インバータの
出力端子ＯＵＴとの間にはキャパシタンスとして作用す
るＮＭＯＳトランジスタＮ３を接続し、又第１インバー
タの出力端子Ｌと電源端子ＶＤＤとの間にはキャパシタ
ンスとして作用するＰＭＯＳトランジスタＰ４を接続す
る。
【０００６】図１に示す基準回路は次のように作動する
。ヒューズは溶断しない限り低オームにあるため、電源
ＶＤＤの投入後にはトランジスタＰ４により構成される
キャパシタンスはトランジスタＮ３により構成されるキ
ャパシタンスの充電速度よりもゆっくり充電される。こ
れは接続点ＬとＯＵＴの双方の電位が電源投入後ゼロ電
位にあるからである。これにより、トランジスタＰ２及
びＰ３が導通し、トランジスタＮ３により形成されるキ
ャパシタンスを充電する。しかしこの場合にトランジス
タＰ１も導通するが、接続点Ｌの電位は低オームのヒュ
ーズＦにより低電位に保たれる。従って回路の電源投入
後の最終的な安定状態では、接続点Ｌの論理レベルが低
となり、接続点ＯＵＴの論理レベルが高となる。しかし
、ヒューズが溶断した後には接続点ＬがＶＤＤに充電さ
れるため、トランジスタＰ２及びＰ３が非導通となり、
トランジスタＮ１が導通し始める。これに応答してキャ
パシタンスＮ３が放電するため、出力ＯＵＴは低論理レ
ベルとなる。しかし、プログラム回路、即ちヒューズが
溶断して、スイッチ・オフする場合には、これまで存在
していた漏れ電流により回路における全ての接続点は結
局は放電することになる。回路が再びスイッチ・オンさ
れた後には、接続点Ｌ及びＯＵＴの電位が低いため、ト
ランジスタＰ１及びトランジスタＰ２，Ｐ３が導通し始
める。この際、トランジスタＰ４とＮ３により形成され
る２つのキャパシタンスは充電状態になく、これらは前
記トランジスタＰ１及びＰ２，Ｐ３をそれぞれ経て充電
される。しかし、この場合には最終論理状態を決定付け
る両キャパシタンスが充電されるので、出力ＯＵＴがど
ちらの論理レベルをとるのか確定しない。そこでこの状
態は、トランジスタＰ１により形成される抵抗とキャパ
シタンスＰ４とＲＣの比率及びトランジスタＰ２，Ｐ３
により形成される抵抗とキャパシタンスＮ３とのＲＣの
比率により決定される。ＩＣ技術では種々のパラメータ
の公差を完全に制御することはできないため、最終的に
どんな論理状態となるのかは不確定のままである。キャ
パシタンスＮ３がキャパシタンスＰ４よりも速く充電さ
れる場合には、トランジスタＰ１がトランジスタＰ２及
びＰ３よりも早い時点で非導通になる。これにより接続
点Ｌはもはや充電されなくなるため、トランジスタＰ２
及びＰ３が導通し、接続点ＯＵＴは論理高レベルとなる
までさらに充電される。上述したようなプロシージャは
、ヒューズのプログラミング後、即ちヒューズがとんだ
後には接続点ＯＵＴのレベルを所望な低論理レベルとし
なければならないので不所望であり、このような状況は
不都合であるとみなされる。
。ヒューズは溶断しない限り低オームにあるため、電源
ＶＤＤの投入後にはトランジスタＰ４により構成される
キャパシタンスはトランジスタＮ３により構成されるキ
ャパシタンスの充電速度よりもゆっくり充電される。こ
れは接続点ＬとＯＵＴの双方の電位が電源投入後ゼロ電
位にあるからである。これにより、トランジスタＰ２及
びＰ３が導通し、トランジスタＮ３により形成されるキ
ャパシタンスを充電する。しかしこの場合にトランジス
タＰ１も導通するが、接続点Ｌの電位は低オームのヒュ
ーズＦにより低電位に保たれる。従って回路の電源投入
後の最終的な安定状態では、接続点Ｌの論理レベルが低
となり、接続点ＯＵＴの論理レベルが高となる。しかし
、ヒューズが溶断した後には接続点ＬがＶＤＤに充電さ
れるため、トランジスタＰ２及びＰ３が非導通となり、
トランジスタＮ１が導通し始める。これに応答してキャ
パシタンスＮ３が放電するため、出力ＯＵＴは低論理レ
ベルとなる。しかし、プログラム回路、即ちヒューズが
溶断して、スイッチ・オフする場合には、これまで存在
していた漏れ電流により回路における全ての接続点は結
局は放電することになる。回路が再びスイッチ・オンさ
れた後には、接続点Ｌ及びＯＵＴの電位が低いため、ト
ランジスタＰ１及びトランジスタＰ２，Ｐ３が導通し始
める。この際、トランジスタＰ４とＮ３により形成され
る２つのキャパシタンスは充電状態になく、これらは前
記トランジスタＰ１及びＰ２，Ｐ３をそれぞれ経て充電
される。しかし、この場合には最終論理状態を決定付け
る両キャパシタンスが充電されるので、出力ＯＵＴがど
ちらの論理レベルをとるのか確定しない。そこでこの状
態は、トランジスタＰ１により形成される抵抗とキャパ
シタンスＰ４とＲＣの比率及びトランジスタＰ２，Ｐ３
により形成される抵抗とキャパシタンスＮ３とのＲＣの
比率により決定される。ＩＣ技術では種々のパラメータ
の公差を完全に制御することはできないため、最終的に
どんな論理状態となるのかは不確定のままである。キャ
パシタンスＮ３がキャパシタンスＰ４よりも速く充電さ
れる場合には、トランジスタＰ１がトランジスタＰ２及
びＰ３よりも早い時点で非導通になる。これにより接続
点Ｌはもはや充電されなくなるため、トランジスタＰ２
及びＰ３が導通し、接続点ＯＵＴは論理高レベルとなる
までさらに充電される。上述したようなプロシージャは
、ヒューズのプログラミング後、即ちヒューズがとんだ
後には接続点ＯＵＴのレベルを所望な低論理レベルとし
なければならないので不所望であり、このような状況は
不都合であるとみなされる。
【０００７】
【発明が解決しようとする課題】本発明の目的はプログ
ラミングの前及びその後のいずれにおいても電源の投入
後に速やかに所望な論理状態をとる電力消費量が低い安
定なプログラマブル基準回路を提供することにある。
ラミングの前及びその後のいずれにおいても電源の投入
後に速やかに所望な論理状態をとる電力消費量が低い安
定なプログラマブル基準回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるプログラマ
ブル基準回路は、制御電極が一方の電源ラインに接続さ
れる第２能動素子を第１インバータにおける能動素子と
並列に配置したことを特徴とする。
ブル基準回路は、制御電極が一方の電源ラインに接続さ
れる第２能動素子を第１インバータにおける能動素子と
並列に配置したことを特徴とする。
【０００９】さらに本発明は、メモリのメモリセルの不
良な行又は列の代わりに冗長回路をセットするために多
数の基準回路を設けてあるメモリを具えている集積回路
において、前記基準回路の内の第１の基準回路を前記本
発明による基準回路として配置し、且つ他の基準回路は
、制御電極が前記第１基準回路の出力端子に結合される
第２能動素子を前記第１インバータにおける誘導素子と
並列に配置するように設けたことを特徴とする。
良な行又は列の代わりに冗長回路をセットするために多
数の基準回路を設けてあるメモリを具えている集積回路
において、前記基準回路の内の第１の基準回路を前記本
発明による基準回路として配置し、且つ他の基準回路は
、制御電極が前記第１基準回路の出力端子に結合される
第２能動素子を前記第１インバータにおける誘導素子と
並列に配置するように設けたことを特徴とする。
【００１０】
【実施例】図２に示す本発明によるプログラマブル基準
回路は、制御電極が一方の電源ラインＶｓｓに接続され
る追加のトランジスタＰ５を除けば、図１に示す素子と
同じ素子を具えている。このＰＭＯＳトランジスタＰ５
を設けることにより、プログラミングの後、即ちヒュー
ズＦの溶断後でも、キャパシタンスＮ３及び出力ＯＵＴ
がキャパシタンスＰ４よりも高い割合で充電されるにも
かかわらず、接続点Ｌを充電させることができる。これ
は、キャパシタンスＮ３を充電してＰＭＯＳトランジス
タＰ１を非導通にさせても、接続点ＬはトランジスタＰ
５を経て充電されるからであり、従って結局はＮＭＯＳ
トランジスタＮ１及びＮ２がキャパシタンスＮ３を放電
させることになる。従って、ＰＭＯＳトランジスタＰ５
を追加したことにより、基準回路は常に所望な安定状態
をとることになる。
回路は、制御電極が一方の電源ラインＶｓｓに接続され
る追加のトランジスタＰ５を除けば、図１に示す素子と
同じ素子を具えている。このＰＭＯＳトランジスタＰ５
を設けることにより、プログラミングの後、即ちヒュー
ズＦの溶断後でも、キャパシタンスＮ３及び出力ＯＵＴ
がキャパシタンスＰ４よりも高い割合で充電されるにも
かかわらず、接続点Ｌを充電させることができる。これ
は、キャパシタンスＮ３を充電してＰＭＯＳトランジス
タＰ１を非導通にさせても、接続点ＬはトランジスタＰ
５を経て充電されるからであり、従って結局はＮＭＯＳ
トランジスタＮ１及びＮ２がキャパシタンスＮ３を放電
させることになる。従って、ＰＭＯＳトランジスタＰ５
を追加したことにより、基準回路は常に所望な安定状態
をとることになる。
【００１１】例えばレーザによるか、又は電気的に駆動
させることによりプログラムし得る多くの素子はスタチ
ックランダムアクセスメモリにて冗長を行わせるのに用
いられる。ＳＲＡＭのマトリックスメモリのどこかに誤
りが検出される場合には、適切なプログラミングにより
、即ちヒューズがとぶか、又は電気的にプログラム可能
なトランジスタの電気プログラミングによりメモリセル
の冗長行又は列の１つをその代わりに用いることができ
る。図２に示す回路はプログラミングの前及び後のいず
れにも常に所望な論理レベルを与える。
させることによりプログラムし得る多くの素子はスタチ
ックランダムアクセスメモリにて冗長を行わせるのに用
いられる。ＳＲＡＭのマトリックスメモリのどこかに誤
りが検出される場合には、適切なプログラミングにより
、即ちヒューズがとぶか、又は電気的にプログラム可能
なトランジスタの電気プログラミングによりメモリセル
の冗長行又は列の１つをその代わりに用いることができ
る。図２に示す回路はプログラミングの前及び後のいず
れにも常に所望な論理レベルを与える。
【００１２】図３は図２に示すような基準回路の使用例
を示す。集積回路、例えばＳＲＡＭは多数の基準回路を
具えており、又これにはここで用いられる素子又はヒュ
ーズと同数の多数の回路と、１つの特殊なプログラマブ
ル回路とがある。この特別の回路ＥＳはあらゆる点で図
２に示す回路と同一のものである。残りの基準回路Ｓ０
，Ｓ１，Ｓ２−−−−−−Ｓｎは、ＰＭＯＳトランジス
タＰ５の制御電極Ａを電源ラインＶｓｓでなく、追加の
回路ＥＳの出力端子ＯＵＴに接続する点を除けば、図２
の回路と同一構成のものである。これは次のような利点
を有している。図２のヒューズが溶断しない限り、トラ
ンジスタＰ５は常に導通しているから、多少の電力消費
がある。この電力消費はＣＯＭＳ回路、特にＣＯＭＳメ
モリにとっては不都合な静的な消費である。実際上、Ｃ
ＯＭＳ−ＳＲＡＭは多数の基準回路を必要とするため、
図２に示す回路は他の手段を講じないと利用することは
できない。しかし、図３に示す利用法は上述したような
静的な電力消費をほぼ完全に除去することができる。回
路Ｓ０，Ｓ１，−−−−−−Ｓｎは外部回路ＥＳからの
出力信号ＯＵＴをＰＭＯＳトランジスタＰ５の制御電極
にて受信するＳＲＡＭを有する集積回路が冗長プログラ
ミングを必要としない限り、全ての回路Ｓ０，−−−−
−−ＳｎにおけるＰＭＯＳトランジスタＰ５の制御電極
は高論理レベルにあるため、このトランジスタはカット
−オフ状態にあり、従って静的な電力消費が起こらなく
なる。
を示す。集積回路、例えばＳＲＡＭは多数の基準回路を
具えており、又これにはここで用いられる素子又はヒュ
ーズと同数の多数の回路と、１つの特殊なプログラマブ
ル回路とがある。この特別の回路ＥＳはあらゆる点で図
２に示す回路と同一のものである。残りの基準回路Ｓ０
，Ｓ１，Ｓ２−−−−−−Ｓｎは、ＰＭＯＳトランジス
タＰ５の制御電極Ａを電源ラインＶｓｓでなく、追加の
回路ＥＳの出力端子ＯＵＴに接続する点を除けば、図２
の回路と同一構成のものである。これは次のような利点
を有している。図２のヒューズが溶断しない限り、トラ
ンジスタＰ５は常に導通しているから、多少の電力消費
がある。この電力消費はＣＯＭＳ回路、特にＣＯＭＳメ
モリにとっては不都合な静的な消費である。実際上、Ｃ
ＯＭＳ−ＳＲＡＭは多数の基準回路を必要とするため、
図２に示す回路は他の手段を講じないと利用することは
できない。しかし、図３に示す利用法は上述したような
静的な電力消費をほぼ完全に除去することができる。回
路Ｓ０，Ｓ１，−−−−−−Ｓｎは外部回路ＥＳからの
出力信号ＯＵＴをＰＭＯＳトランジスタＰ５の制御電極
にて受信するＳＲＡＭを有する集積回路が冗長プログラ
ミングを必要としない限り、全ての回路Ｓ０，−−−−
−−ＳｎにおけるＰＭＯＳトランジスタＰ５の制御電極
は高論理レベルにあるため、このトランジスタはカット
−オフ状態にあり、従って静的な電力消費が起こらなく
なる。
【図１】従来の基準回路を示す回路図である。
【図２】本発明による基準回路を示す回路図である。
【図３】本発明による基準回路の用途の一例を示すブロ
ック図である。
ック図である。
Ｆ ヒューズ（プログラマブル素子）Ｐ１ 第１能
動素子 （ Ｆ，Ｐ１） 第１インバータ （ Ｐ２，Ｐ３，Ｎ１，Ｎ２） 第２インバータＬ
第１インバータの出力端子 ＯＵＴ 第２インバータの出力端子 ＶＤＤ，Ｖｓｓ 電源ライン Ｎ３ ＮＭＯＳトランジスタ（キャパシタンス）Ｐ４
ＰＭＯＳトランジスタ（キャパシタンス）Ｐ５
第２能動素子 ＥＳ 本発明による基準回路 Ｓ０〜Ｓｎ 基準回路
動素子 （ Ｆ，Ｐ１） 第１インバータ （ Ｐ２，Ｐ３，Ｎ１，Ｎ２） 第２インバータＬ
第１インバータの出力端子 ＯＵＴ 第２インバータの出力端子 ＶＤＤ，Ｖｓｓ 電源ライン Ｎ３ ＮＭＯＳトランジスタ（キャパシタンス）Ｐ４
ＰＭＯＳトランジスタ（キャパシタンス）Ｐ５
第２能動素子 ＥＳ 本発明による基準回路 Ｓ０〜Ｓｎ 基準回路
Claims (2)
- 【請求項１】 プログラミングの前は第１論理状態に
あり、プログラミング後には第２論理状態となり、且つ
２本の電源ライン間に接続した第１と第２の交差結合イ
ンバータを具え、第１インバータが能動素子とプログラ
マブル素子とを具えているプログラマブル基準回路にお
いて、制御電極が一方の電源ラインに接続される第２能
動素子を前記第１インバータと並列に配置したことを特
徴とするプログラマブル基準回路。 - 【請求項２】 メモリのメモリセルの不良な行又は列
の代わりに冗長回路をセットするために多数の基準回路
を設けてあるメモリを具えている集積回路において、前
記基準回路の内の第１の基準回路を前記請求項１に記載
のような基準回路として配置し、且つ他の基準回路は、
制御電極が前記第１基準回路の出力端子に結合される第
２能動素子を前記第１インバータにおける誘導素子と並
列に配置するように設けたことを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9001558A NL9001558A (nl) | 1990-07-09 | 1990-07-09 | Stabiel dissipatie-arm referentiecircuit. |
| NL9001558 | 1990-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233826A true JPH04233826A (ja) | 1992-08-21 |
| JP3213621B2 JP3213621B2 (ja) | 2001-10-02 |
Family
ID=19857384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19277791A Expired - Fee Related JP3213621B2 (ja) | 1990-07-09 | 1991-07-08 | プログラマブル基準回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5212413A (ja) |
| EP (1) | EP0466247B1 (ja) |
| JP (1) | JP3213621B2 (ja) |
| DE (1) | DE69118257T2 (ja) |
| NL (1) | NL9001558A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663902A (en) * | 1996-07-18 | 1997-09-02 | Hewlett-Packard Company | System and method for disabling static current paths in fuse logic |
| US5896059A (en) * | 1997-05-09 | 1999-04-20 | International Business Machines Corporation | Decoupling capacitor fuse system |
| US6819601B2 (en) * | 2003-03-07 | 2004-11-16 | Texas Instruments Incorporated | Programmable reference for 1T/1C ferroelectric memories |
| JP4401194B2 (ja) * | 2004-03-05 | 2010-01-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532607A (en) * | 1981-07-22 | 1985-07-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Programmable circuit including a latch to store a fuse's state |
| US4785199A (en) * | 1983-11-28 | 1988-11-15 | Stanford University | Programmable complementary transistors |
| JPS60121599A (ja) * | 1983-12-06 | 1985-06-29 | Fujitsu Ltd | 集積回路装置 |
| US4621346A (en) * | 1984-09-20 | 1986-11-04 | Texas Instruments Incorporated | Low power CMOS fuse circuit |
| EP0327861B1 (de) * | 1988-02-10 | 1993-03-31 | Siemens Aktiengesellschaft | Redundanzdekoder eines integrierten Halbleiterspeichers |
| US5038368A (en) * | 1990-02-02 | 1991-08-06 | David Sarnoff Research Center, Inc. | Redundancy control circuit employed with various digital logic systems including shift registers |
-
1990
- 1990-07-09 NL NL9001558A patent/NL9001558A/nl not_active Application Discontinuation
-
1991
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