JPS621199A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS621199A JPS621199A JP61061420A JP6142086A JPS621199A JP S621199 A JPS621199 A JP S621199A JP 61061420 A JP61061420 A JP 61061420A JP 6142086 A JP6142086 A JP 6142086A JP S621199 A JPS621199 A JP S621199A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- redundant
- current
- redundant bit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は製造中に発生する欠陥を救済することが可能な
メモリ回路に関するものである。
メモリ回路に関するものである。
牛導体メモリは近年ますます大容量化の傾向にあるがチ
ップ内に収容される素子数がチップ面積の増大に伴い、
チップ内における欠陥の発生率が高くなってきている。
ップ内に収容される素子数がチップ面積の増大に伴い、
チップ内における欠陥の発生率が高くなってきている。
このため、チップ内に正規のメモリセルの他に予備のメ
モリセル（以下冗長ビットと称する）を予め形成してお
きチップ内に欠陥をもつ正規のメモリセル（以下不良ビ
ットと称する）が存在した場合その不良ビットを冗長（
ットに置換することによシネ良ビットを救済するという
冗長ビットを有する半導体メモリが注目されている。こ
の様な冗長ビットによって救済された半導体メモリはあ
くまで不良ビットを内在させているために、これにより
半導体メモリの信頼度低下が懸念され、この様な冗長ビ
ットを有した半導体メモリの実用化が進まない一因とな
りている。
モリセル（以下冗長ビットと称する）を予め形成してお
きチップ内に欠陥をもつ正規のメモリセル（以下不良ビ
ットと称する）が存在した場合その不良ビットを冗長（
ットに置換することによシネ良ビットを救済するという
冗長ビットを有する半導体メモリが注目されている。こ
の様な冗長ビットによって救済された半導体メモリはあ
くまで不良ビットを内在させているために、これにより
半導体メモリの信頼度低下が懸念され、この様な冗長ビ
ットを有した半導体メモリの実用化が進まない一因とな
りている。
冗長ビット使用の有無及び救済された不良ビットの位置
を予め知っておくことは冗長ビットによって救済された
半導体メモリの信頼度を検査する上できわめて有効であ
る。しかし現在、冗長ビットによって救済したかどうか
は製品を試験するだけでは判明しないし、それを知るた
めにはその製品を開封し顕微鏡等で目視チェックしなけ
ればならない。これはきわめて非効率的であ）実用的手
段とは言えない。このため、メモリ内に冗長メモリセル
が不良メモリセルの置換に用いられたか否かを示す固定
記憶素子を設け、との固定記憶素子の状態を読み出すこ
とによってこのメモリが冗長ビットを機能的に用いたか
否かを知る技術が提案されている。このような技術は例
えば米国特許第４゜４８０．１９９号明細書に配水され
ている。しかしながら、メモリでは商品規格上外部端子
の数が例えばダイナミックメモリでは１６ピンというよ
うに、制限されている。とのため、上記提案されている
技術では電源端子と１つの外部端子との間に固定記憶素
子としてヒユーズと電圧スイッチ素子を直列に接続し、
外部端子に通常の電源電圧以上の電圧を印加して電圧ス
イッチ素子をオンにすることによってヒユーズの状態を
外部端子から流入する電流の有無によって判定するもの
である。このため判定時には電源電圧以上の特別な電圧
を必要とし、またこの特別な電圧のためこの外部端子に
接続される内部回路素子が損なわれた）、するいは異常
電流が生じたル、メモリの信頼性を低下させるとめう問
題を有していた。
を予め知っておくことは冗長ビットによって救済された
半導体メモリの信頼度を検査する上できわめて有効であ
る。しかし現在、冗長ビットによって救済したかどうか
は製品を試験するだけでは判明しないし、それを知るた
めにはその製品を開封し顕微鏡等で目視チェックしなけ
ればならない。これはきわめて非効率的であ）実用的手
段とは言えない。このため、メモリ内に冗長メモリセル
が不良メモリセルの置換に用いられたか否かを示す固定
記憶素子を設け、との固定記憶素子の状態を読み出すこ
とによってこのメモリが冗長ビットを機能的に用いたか
否かを知る技術が提案されている。このような技術は例
えば米国特許第４゜４８０．１９９号明細書に配水され
ている。しかしながら、メモリでは商品規格上外部端子
の数が例えばダイナミックメモリでは１６ピンというよ
うに、制限されている。とのため、上記提案されている
技術では電源端子と１つの外部端子との間に固定記憶素
子としてヒユーズと電圧スイッチ素子を直列に接続し、
外部端子に通常の電源電圧以上の電圧を印加して電圧ス
イッチ素子をオンにすることによってヒユーズの状態を
外部端子から流入する電流の有無によって判定するもの
である。このため判定時には電源電圧以上の特別な電圧
を必要とし、またこの特別な電圧のためこの外部端子に
接続される内部回路素子が損なわれた）、するいは異常
電流が生じたル、メモリの信頼性を低下させるとめう問
題を有していた。
第５図に従来の冗長ビットの使用検出の回路ＤＴを示す
。回路ＤＴは、電源端子Ｖｃｃと内部回路ＣＢに接続し
た外部端子ＥＸＴとの間に固定記憶素子としてのヒユー
ズ■゛とダイオード接続されたＭＯ８トランジスタＱｄ
ｒｌ、ＱＴ！を直列にして構成される。
。回路ＤＴは、電源端子Ｖｃｃと内部回路ＣＢに接続し
た外部端子ＥＸＴとの間に固定記憶素子としてのヒユー
ズ■゛とダイオード接続されたＭＯ８トランジスタＱｄ
ｒｌ、ＱＴ！を直列にして構成される。
冗長メモリセルが正規のメモリセルアレイの不良メモリ
セルの機能的置換に用いられている場合はヒユーズＦを
切断し、そうでない場合はヒユーズＦを非切断とする。
セルの機能的置換に用いられている場合はヒユーズＦを
切断し、そうでない場合はヒユーズＦを非切断とする。
このヒユーズの切断はメモリのテスト後に行なわれる。
通常の動作では外部端子ＥＸＴの電圧はＶｃｃ−接地の
範囲内でおり、トランジスタ９丁１ 、 ＱＴ！はオフ
とな夛、ヒーースＦを外部端子ＥＸＴから電気的に分離
する。このためヒユーズＦは通常動作には全く影響を与
えない。
範囲内でおり、トランジスタ９丁１ 、 ＱＴ！はオフ
とな夛、ヒーースＦを外部端子ＥＸＴから電気的に分離
する。このためヒユーズＦは通常動作には全く影響を与
えない。
メモリが冗長メモリセルを用いているか否かをチェック
するときは、外部端子ＥＸＴに電源Ｖｃｃよ勺もトラン
ジスタＱＴＩ ｅ ＱＴｚの閾値の和よシも高い電圧を
印加することによってトランジスタＱＴＩ ｅＱＴｚを
オンとし、ヒユーズＦの断、非断状態を端子ＥＸＴから
端子ＶＣＣに至る電流の有無によって判定できる。しか
しながらこの技術によれば判定時に外部端子ＥＸＴに通
常範囲上の高電圧を印加しなければならず、操作が複雑
である。また高電圧の外部端子ＥＸＴへの印加によって
内部回路ＣＢの状態が通常の動作状態と異なシ、異常電
流が流れるという場合も生じ、信頼性の高い方法ではな
かった。
するときは、外部端子ＥＸＴに電源Ｖｃｃよ勺もトラン
ジスタＱＴＩ ｅ ＱＴｚの閾値の和よシも高い電圧を
印加することによってトランジスタＱＴＩ ｅＱＴｚを
オンとし、ヒユーズＦの断、非断状態を端子ＥＸＴから
端子ＶＣＣに至る電流の有無によって判定できる。しか
しながらこの技術によれば判定時に外部端子ＥＸＴに通
常範囲上の高電圧を印加しなければならず、操作が複雑
である。また高電圧の外部端子ＥＸＴへの印加によって
内部回路ＣＢの状態が通常の動作状態と異なシ、異常電
流が流れるという場合も生じ、信頼性の高い方法ではな
かった。
本発明の目的は冗長ビットを有したＭＯ８メモリ回路に
おいて冗長ビット使用の有無、さらに救済された不良ビ
ットの位置を電気的に検出する改良された手段を提供す
ることにある。
おいて冗長ビット使用の有無、さらに救済された不良ビ
ットの位置を電気的に検出する改良された手段を提供す
ることにある。
本発明による冗長ビットを有したメモリ回路は外部信号
に応答して冗長ビットが使用された場合とされない場合
で電源の消費電流に差を生ぜしめる検出手段を備えたこ
とを特徴とする。
に応答して冗長ビットが使用された場合とされない場合
で電源の消費電流に差を生ぜしめる検出手段を備えたこ
とを特徴とする。
上記検出手段はチップ選択信号もしくはそれと同期した
信号によって制御される第１のＭＯＳトランジスタとプ
ログラム可能な素子を含む回路の出力信号によって制御
される第２のＭＯＳトランジスタによって構成できる。
信号によって制御される第１のＭＯＳトランジスタとプ
ログラム可能な素子を含む回路の出力信号によって制御
される第２のＭＯＳトランジスタによって構成できる。
あるいは上記検出手段はチップ選択信号もしくはそれと
同期した信号によって制御される第１のＭＯＳトランジ
スタと冗長ビットの選択信号もしくはそれと同期した信
号によって制御される第２のＭＯＳトランジスタから構
成される。。
同期した信号によって制御される第１のＭＯＳトランジ
スタと冗長ビットの選択信号もしくはそれと同期した信
号によって制御される第２のＭＯＳトランジスタから構
成される。。
あるいは前記冗長ビットの使用の有無を検出する手段が
第１及び第２の電源の間に縦続して接続されたチップ選
択信号もしくはそれと同期した信号によって制御される
第１のＭＯＳ）？ンジスタとプログラム可能な累子を含
む回路の出力信号によって制御される第２のＭＯＳトラ
ンジスタと冗長ビットを指定するのに無関係な第１のア
ドレスによシ制御される第３のＭＯＳト９ンジスタで構
成できる。
第１及び第２の電源の間に縦続して接続されたチップ選
択信号もしくはそれと同期した信号によって制御される
第１のＭＯＳ）？ンジスタとプログラム可能な累子を含
む回路の出力信号によって制御される第２のＭＯＳトラ
ンジスタと冗長ビットを指定するのに無関係な第１のア
ドレスによシ制御される第３のＭＯＳト９ンジスタで構
成できる。
本発明によれば冗長ビット使用の有無、または救済され
た不良ビットの位置をメモリの電源電流の変化によって
容易に知ることができる。また本発明では通常の電圧の
みを用いて検出を行なうことができるため、容易かつ信
頼性高く上記検出を行うことができる。
た不良ビットの位置をメモリの電源電流の変化によって
容易に知ることができる。また本発明では通常の電圧の
みを用いて検出を行なうことができるため、容易かつ信
頼性高く上記検出を行うことができる。
次に第１図を用いて冗長ビット使用の有無を検出する具
体的な実施例について説明する。
体的な実施例について説明する。
第１図においてＣ８はチップ選択信号、ｌは信号φ１を
出力するチップ選択バッファ、２はポリシリヒユーズＢ
を含みそのポリシリヒユーズが溶断されているかいない
かでその出力φ雪が一義的に決まるポリシリヒユーズラ
ッチ回路ｓ Ｑｐｓ 、 ＱｐｚはＰチャンネル型ＭＯ
８トランジスタ（以下Ｐ−ｃｈトランジスタと称する）
、ＱＮＩ ｖ ＱＮｘ ｓ ＱＮｓはＮチャンネルｆｉ
ＭＯ８トランジスタ（以下Ｎ−ｃｈトランジスタと称す
る）である。なお信号φｌをゲートとするＰ−ｃｈトラ
ンジスタＱＰ！と信号φ雪をゲートとするＮ−ｃｈ）？
ンジスタＱＮＳは電源Ｖｃｃ及び接地電位をもつ電源Ｇ
ＮＤ間に縦続接続されている。
出力するチップ選択バッファ、２はポリシリヒユーズＢ
を含みそのポリシリヒユーズが溶断されているかいない
かでその出力φ雪が一義的に決まるポリシリヒユーズラ
ッチ回路ｓ Ｑｐｓ 、 ＱｐｚはＰチャンネル型ＭＯ
８トランジスタ（以下Ｐ−ｃｈトランジスタと称する）
、ＱＮＩ ｖ ＱＮｘ ｓ ＱＮｓはＮチャンネルｆｉ
ＭＯ８トランジスタ（以下Ｎ−ｃｈトランジスタと称す
る）である。なお信号φｌをゲートとするＰ−ｃｈトラ
ンジスタＱＰ！と信号φ雪をゲートとするＮ−ｃｈ）？
ンジスタＱＮＳは電源Ｖｃｃ及び接地電位をもつ電源Ｇ
ＮＤ間に縦続接続されている。
ポリシリヒユーズラッチ回路２はポリシリヒユーズＲと
Ｎ−ｃｈトランジスタＱＮＩからなるインバータとＰ−
ｃｈトランジスタＱＰｔとＮ−ｃｈトランジスタＱＮｚ
からなるインバータが相互接続されて構成される。冗長
ビットを使用しない時はポリシリヒユーズは溶断されず
、その場合２の出力φ意がＬＯＷとなる様に予め几を設
定しておく。その場合Ｎ−ａｈトランジスタＱＮ３はオ
フでアシ、チップがアクティブ状態つまシＣ３＝ＬＯＷ
（φ、＝ＬＯＷ）であっても電流は流れない。一方冗長
ビットを使用する時は予めポリシリヒユーズは溶断され
、信号φ雪はＨｉｇｈとな＃）Ｎ−ｃｈトランジスタＱ
Ｎ３はオンし、アクティブ状態ではＰ−ｃｈトランジス
タＱＰ２もオンであるから貫通電流が流れる。この貫通
電流が数１０μＡ程度になる様にＰ−ｃｈトランジスタ
Ｑｐｔ及ヒＮ−ｃｈトランジスタＱＮＩのサイズを設定
しておけば冗長ビット使用の有無を十分検出できるはず
である。
Ｎ−ｃｈトランジスタＱＮＩからなるインバータとＰ−
ｃｈトランジスタＱＰｔとＮ−ｃｈトランジスタＱＮｚ
からなるインバータが相互接続されて構成される。冗長
ビットを使用しない時はポリシリヒユーズは溶断されず
、その場合２の出力φ意がＬＯＷとなる様に予め几を設
定しておく。その場合Ｎ−ａｈトランジスタＱＮ３はオ
フでアシ、チップがアクティブ状態つまシＣ３＝ＬＯＷ
（φ、＝ＬＯＷ）であっても電流は流れない。一方冗長
ビットを使用する時は予めポリシリヒユーズは溶断され
、信号φ雪はＨｉｇｈとな＃）Ｎ−ｃｈトランジスタＱ
Ｎ３はオンし、アクティブ状態ではＰ−ｃｈトランジス
タＱＰ２もオンであるから貫通電流が流れる。この貫通
電流が数１０μＡ程度になる様にＰ−ｃｈトランジスタ
Ｑｐｔ及ヒＮ−ｃｈトランジスタＱＮＩのサイズを設定
しておけば冗長ビット使用の有無を十分検出できるはず
である。
チップ選択信号Ｃ８が）ｉｉｇｈの峙つまプスタンドバ
イ状態においては信号φ１はＨｉｇｈとなｐＰ−Ｃｈト
ランジスタはオフし、冗長ビット使用の有無にかかわら
ず貫通電流は流れないのでスタンドバイ状態における特
性を損うことはない。
イ状態においては信号φ１はＨｉｇｈとなｐＰ−Ｃｈト
ランジスタはオフし、冗長ビット使用の有無にかかわら
ず貫通電流は流れないのでスタンドバイ状態における特
性を損うことはない。
本発明による冗長ビット使用の有無の検出手段について
述べる。
述べる。
本発明は冗長ビットを使用している製品の選択時の電源
電流即ちアクティブ電流を使用していない製品にくらべ
て数倍多く流れる様に予めプログラム可能な抵抗素子た
とえば外部から溶断可能な多結晶ポリシリコンで出来た
抵抗素子（以下ポリシリヒユーズと称する）でプログラ
ムしておき、各製品のアクティブ電流を測定しその差で
冗長ビット使用の有無を検出しようとするものである。
電流即ちアクティブ電流を使用していない製品にくらべ
て数倍多く流れる様に予めプログラム可能な抵抗素子た
とえば外部から溶断可能な多結晶ポリシリコンで出来た
抵抗素子（以下ポリシリヒユーズと称する）でプログラ
ムしておき、各製品のアクティブ電流を測定しその差で
冗長ビット使用の有無を検出しようとするものである。
この様に冗長ビットの使用の有無をアクティブ電流の差
によって検出するため、冗長ビットを使用している製品
の電流増加は避けられないので最小のアクティブ電流増
加で検出するのが望ましい。
によって検出するため、冗長ビットを使用している製品
の電流増加は避けられないので最小のアクティブ電流増
加で検出するのが望ましい。
つまシアクチイブ状態でかつ入力端子に印加するレベル
をある一定の同期で変化させた場合の電流ＩＣＣム１と
アクティブ状態でかつ入力端子には一定のレベルが印加
されていて内部回路も定常状態になっている時の電流Ｉ
ＣＣＡ！である。
をある一定の同期で変化させた場合の電流ＩＣＣム１と
アクティブ状態でかつ入力端子には一定のレベルが印加
されていて内部回路も定常状態になっている時の電流Ｉ
ＣＣＡ！である。
通常ＩＣＣＡｌは内部回路における充！電流とＤＣ的に
流れる電流から成夛数ＩＱｍＡである。一方ＩＣＣＡ！
はＴ Ｔ Ｌ ｖ ヘル（通常ＶＩＨの最小値ＩＱＶ、
ＶＩＬの最大値０．８ｖである）が入力された場合数ｍ
Ａでｔｌとんどが入力段に流れるＤＣ的な電流である。
流れる電流から成夛数ＩＱｍＡである。一方ＩＣＣＡ！
はＴ Ｔ Ｌ ｖ ヘル（通常ＶＩＨの最小値ＩＱＶ、
ＶＩＬの最大値０．８ｖである）が入力された場合数ｍ
Ａでｔｌとんどが入力段に流れるＤＣ的な電流である。
Ｌ カｌ、 Ｍ ＯＳ Ｌ／ ヘｋ （通常Ｖ ！Ｈ≧
Ｖｃｃ ０．２ Ｖ 。
Ｖｃｃ ０．２ Ｖ 。
ＶＴＬ≦０．２Ｖ）が入力された場合のＩＣＣＡ！は数
μＡ程度におさえることができる。そこで冗長ビットを
使用している製品にはＭＯＳレベルが入力された場合の
１ｃｃＡｚが数１０μＡ程度流れる様にプログラムして
おけば、冗長ビットを使用していない製品は数μ人であ
るから冗長ビット使用の有無を十分に検出できる。
μＡ程度におさえることができる。そこで冗長ビットを
使用している製品にはＭＯＳレベルが入力された場合の
１ｃｃＡｚが数１０μＡ程度流れる様にプログラムして
おけば、冗長ビットを使用していない製品は数μ人であ
るから冗長ビット使用の有無を十分に検出できる。
この様に冗長ビット使用の有無をＭＯＳレベルが入力さ
れた場合のＩＣＣＣ２Ｏ４で検出することによシ冗長ビ
ットを使用した製品のアクティブ電流の増加を最小にす
ることができる。
れた場合のＩＣＣＣ２Ｏ４で検出することによシ冗長ビ
ットを使用した製品のアクティブ電流の増加を最小にす
ることができる。
次に第２図を用いて救済された欠陥ビットの位置つまシ
番地を検出する具体的な実施例について説明する。
番地を検出する具体的な実施例について説明する。
第２図においてＡｏ、Ａｉは入力アドレス％ ３はチッ
プ選択バッファ、４，５はアドレスバッファ、６．７は
正規のデコーダ、８は欠陥ビットの番地を登録するプロ
グラム回路、９は冗長デコーダ、ＷＬ、、ＷＬｎは正規
のワード線、ＷＬＲは冗長ワード線、１０．１１は正規
のメモリセル、１２は冗長ピッ）Ｑｐｓはチップ選択バ
ッファ３の出力信号φ３をゲートとするＰ−ｃｈトラン
ジスタ＊ ＱＮ４は冗長ワードＷＬＲをゲートとするＮ
−ａｈ）、Ｆンジスタである。なおＰ−Ｃｈトランジス
タＱＰ３とＮ−ｃｈトランジスタＱ Ｎ４は電源Ｖｃｃ
と接地電位をもつ電源ＧＮＤＯ間に縦続接続されている
。
プ選択バッファ、４，５はアドレスバッファ、６．７は
正規のデコーダ、８は欠陥ビットの番地を登録するプロ
グラム回路、９は冗長デコーダ、ＷＬ、、ＷＬｎは正規
のワード線、ＷＬＲは冗長ワード線、１０．１１は正規
のメモリセル、１２は冗長ピッ）Ｑｐｓはチップ選択バ
ッファ３の出力信号φ３をゲートとするＰ−ｃｈトラン
ジスタ＊ ＱＮ４は冗長ワードＷＬＲをゲートとするＮ
−ａｈ）、Ｆンジスタである。なおＰ−Ｃｈトランジス
タＱＰ３とＮ−ｃｈトランジスタＱ Ｎ４は電源Ｖｃｃ
と接地電位をもつ電源ＧＮＤＯ間に縦続接続されている
。
まずアクティブ状態（Ｃ８＝ＬＯＷ）で正規のメモリセ
ルｌＯが選択された場合について考える。
ルｌＯが選択された場合について考える。
ここで入力端子はアクティブ電流が最小となる様にＭＯ
Ｓレベルが印加されているものとする。
Ｓレベルが印加されているものとする。
チップ選択信号Ｃ８に同期した信号φ３はＬＯＷとなｐ
ｆ’−ｃｈトランジスタＱｐｓはオンするが正規のワー
ド線ＷＬが選択されてＨｉｇｈで冗長ワード線ＷＬＲは
ＬＯＷであるからＮ−ｃｈトランジスタＱＮはオフして
いる。したがってＰ−ｃｈトランジスタＱｐｓ及びＮ−
ｃｈトランジスタＱＮ４を貫通する電流はない。
ｆ’−ｃｈトランジスタＱｐｓはオンするが正規のワー
ド線ＷＬが選択されてＨｉｇｈで冗長ワード線ＷＬＲは
ＬＯＷであるからＮ−ｃｈトランジスタＱＮはオフして
いる。したがってＰ−ｃｈトランジスタＱｐｓ及びＮ−
ｃｈトランジスタＱＮ４を貫通する電流はない。
一方冗長ビット１２が選択され冗長ワード線ＷＬがＨｉ
ｇｈになるとＮ−ｃｈトランジスタＱＮ４はオンし、そ
の時Ｐ−ｃｈトランジスタＱｐｓもオンしているから電
源ＶｃｃからＧＮＤに向かって貫通電流が流れることに
なる。この様に欠陥ビットが救済されて冗長ビットに置
換された場合その冗長ビットが選択されるとこの貫通電
流分だけ電流が増加するから欠陥ビットの番地を知るこ
とができる。
ｇｈになるとＮ−ｃｈトランジスタＱＮ４はオンし、そ
の時Ｐ−ｃｈトランジスタＱｐｓもオンしているから電
源ＶｃｃからＧＮＤに向かって貫通電流が流れることに
なる。この様に欠陥ビットが救済されて冗長ビットに置
換された場合その冗長ビットが選択されるとこの貫通電
流分だけ電流が増加するから欠陥ビットの番地を知るこ
とができる。
本発明による冗長ビット使用の有無の検出手段の第２の
実施例を第３図に示し、救済された欠陥ビットの位置を
検出する手段の第２の実施例を第４図に示す。
実施例を第３図に示し、救済された欠陥ビットの位置を
検出する手段の第２の実施例を第４図に示す。
第１図と第３図との違いはＰ−ｃｈトランジスタＱｐｚ
とＮ−ｃｈｌ−ランジスタＱＮｓとの間に冗長ビットを
指定するのに無関係なアドレスＡｊのアドレスバッファ
の正相の出力信号をゲートとするＮ−ｃｈ トランジス
タＱＮ５が挿入されているだけである。
とＮ−ｃｈｌ−ランジスタＱＮｓとの間に冗長ビットを
指定するのに無関係なアドレスＡｊのアドレスバッファ
の正相の出力信号をゲートとするＮ−ｃｈ トランジス
タＱＮ５が挿入されているだけである。
また第２図と第４図との違いはＰ−ｃｈトランジスタＱ
ｐｓとＮ−ｃｈトランジスタＱＮ４との間に冗長ビット
を指定するのに無関係なアドレスＡｊのアドレスバッフ
ァの逆相の出力信号をゲートとするＮ−ｃｈトランジス
タＱＮ１１が挿入されているだけである。
ｐｓとＮ−ｃｈトランジスタＱＮ４との間に冗長ビット
を指定するのに無関係なアドレスＡｊのアドレスバッフ
ァの逆相の出力信号をゲートとするＮ−ｃｈトランジス
タＱＮ１１が挿入されているだけである。
第１図と第２図の実施例では冗長ビットを使用している
ときそれぞれ電流工１が流れ、これら回路を同時に同一
メモリで使用すると欠陥ビットに番地が一致していると
さらに工！だけ増加した電流が流れ、トータルして２×
Ｉ！の電流が流れてしまう。
ときそれぞれ電流工１が流れ、これら回路を同時に同一
メモリで使用すると欠陥ビットに番地が一致していると
さらに工！だけ増加した電流が流れ、トータルして２×
Ｉ！の電流が流れてしまう。
第１図と第２図を改良したのが第３，４図であシ、冗長
ビットを使用している場合アドレスＡｊをＨｉｇｈにし
て冗長ビットの使用の有無を検出し救済された欠陥ビッ
トの番地を知るときはアドレスＡｊｔ−ＬＯＷにして検
出する。したがって冗長ビットの使用の有無を検出した
時も、救済された欠陥ビットの番地を検出した時も電流
は一定であり余分な電流が流れることなく検出できる。
ビットを使用している場合アドレスＡｊをＨｉｇｈにし
て冗長ビットの使用の有無を検出し救済された欠陥ビッ
トの番地を知るときはアドレスＡｊｔ−ＬＯＷにして検
出する。したがって冗長ビットの使用の有無を検出した
時も、救済された欠陥ビットの番地を検出した時も電流
は一定であり余分な電流が流れることなく検出できる。
第６図に第３図の検出回路２０と第４図の検出回路３０
を同一のメモリチップ４０内にメモリアレイ１０ととも
く形成した例を示す。チップセレクト信号Ｃ８を受ける
バッファ１′は回路２０．３０に対して共用され、アド
レスＡｊを受けるアドレスバッファ１３の真出力Ａｊは
回路２０に、補出力ｈｊは回路３０に与えられる。アレ
イｌＯの冗長ワード線ＷＬＲは回路３０に入力される。
を同一のメモリチップ４０内にメモリアレイ１０ととも
く形成した例を示す。チップセレクト信号Ｃ８を受ける
バッファ１′は回路２０．３０に対して共用され、アド
レスＡｊを受けるアドレスバッファ１３の真出力Ａｊは
回路２０に、補出力ｈｊは回路３０に与えられる。アレ
イｌＯの冗長ワード線ＷＬＲは回路３０に入力される。
この回路では入ｊが１１１の時、回路２０が、Ａｊが”
Ｏ″のとき、回路３０が動作する。
Ｏ″のとき、回路３０が動作する。
以上本発明によれば相補型ＭＯ８メモリ回路において入
力端子にＭＯ８レベルを印加することによシアクチイブ
電流を最小にし、冗長ビット使用の有無もしくは欠陥ビ
ットの番地を電源の微少な電流変化で検出できることに
なる。
力端子にＭＯ８レベルを印加することによシアクチイブ
電流を最小にし、冗長ビット使用の有無もしくは欠陥ビ
ットの番地を電源の微少な電流変化で検出できることに
なる。
第１図は冗長ビット使用の有無を検出する本発明の第１
の実施例であル、第２図は欠陥ビットの位置を検出する
本発明の第１実施例であル、第３図は冗長ビット使用の
有無を検出する本発明の第２の実施例であ奴、第４図は
欠陥ビットの位置を検出する本発明の第２の実施例であ
る。第３図。 第４図、第６図はそれぞれ他の実施例を示す図、第５図
は従来の回路を示す図である。 Ｃ８・・・・・・チップ選択信号、ｘｏ、Ａｉ・・・・
・・冗長ビット入力アドレス（冗長ビットを選択するの
に関与する）、Ａｊ・・・・・・入力アドレス（冗長ビ
ットを選択するのに関与しない）、１，３・・・・・・
チップ選択バッファ、２・・・・・・ポリシリヒユーズ
ラッチ回路、４．５．１３・・・・・・アドレスバッフ
ァ、６．７・・・・・・正規のデコーダ、８・・・・・
・欠陥ビットの番地登録回路、９・・・・・・冗長デコ
ーダ、１０．１１・・・・・・正規のメモリセル、１２
・・・・・・予備のメモリセル（冗長ビット）、ＷＬｏ
、、ＷＩＪｆｌ・・・・・・正規のワード線、ＷＬＲ・
・・・・・冗長ワード線、φｌ、φ３・・・・・・チッ
プ選択バッファの出力信号、φ鵞・・・・・・ポリシリ
ヒユーズラッチ回路の出力信号、Ｑｐｌ、 Ｑｐｔ ＊
Ｑｐｓ・・・・・・Ｐチャンネル型ＭＯＳトランジス
タ、ＱＮＩ 、 ＱＮｓ 、 ＱＮｓ ｐ ＱＮ４ 、
ＱＮＳ 。 ＱＮｌｌ・・・・・・ＮチャンネルｆｆｌＭＯＳトラン
ジスタ、Ｖｃｃ。 ＧＮＤ・・・・・・電源。 代理人 弁理士 内 原 晋１．″゛：゛−；−
・、１ １１．・ 躬ｌ 図 第７図 どθ 第３図 １４−Ｔｆｆｌ 菊肴 図 Ｍ乙 図
の実施例であル、第２図は欠陥ビットの位置を検出する
本発明の第１実施例であル、第３図は冗長ビット使用の
有無を検出する本発明の第２の実施例であ奴、第４図は
欠陥ビットの位置を検出する本発明の第２の実施例であ
る。第３図。 第４図、第６図はそれぞれ他の実施例を示す図、第５図
は従来の回路を示す図である。 Ｃ８・・・・・・チップ選択信号、ｘｏ、Ａｉ・・・・
・・冗長ビット入力アドレス（冗長ビットを選択するの
に関与する）、Ａｊ・・・・・・入力アドレス（冗長ビ
ットを選択するのに関与しない）、１，３・・・・・・
チップ選択バッファ、２・・・・・・ポリシリヒユーズ
ラッチ回路、４．５．１３・・・・・・アドレスバッフ
ァ、６．７・・・・・・正規のデコーダ、８・・・・・
・欠陥ビットの番地登録回路、９・・・・・・冗長デコ
ーダ、１０．１１・・・・・・正規のメモリセル、１２
・・・・・・予備のメモリセル（冗長ビット）、ＷＬｏ
、、ＷＩＪｆｌ・・・・・・正規のワード線、ＷＬＲ・
・・・・・冗長ワード線、φｌ、φ３・・・・・・チッ
プ選択バッファの出力信号、φ鵞・・・・・・ポリシリ
ヒユーズラッチ回路の出力信号、Ｑｐｌ、 Ｑｐｔ ＊
Ｑｐｓ・・・・・・Ｐチャンネル型ＭＯＳトランジス
タ、ＱＮＩ 、 ＱＮｓ 、 ＱＮｓ ｐ ＱＮ４ 、
ＱＮＳ 。 ＱＮｌｌ・・・・・・ＮチャンネルｆｆｌＭＯＳトラン
ジスタ、Ｖｃｃ。 ＧＮＤ・・・・・・電源。 代理人 弁理士 内 原 晋１．″゛：゛−；−
・、１ １１．・ 躬ｌ 図 第７図 どθ 第３図 １４−Ｔｆｆｌ 菊肴 図 Ｍ乙 図
Claims (4)
- （１）冗長ビットを有したメモリ回路において、外部制
御信号に応答して冗長ビットが使用された場合とされな
い場合における電源電流に差を生ぜしめる検出手段を設
けたことを特徴とするメモリ回路。 - （２）前記検出手段はチップ選択信号によって制御され
る第１のＭＯＳトランジスタとプログラム可能な抵抗素
子を含む回路の出力信号によって制御される第２のＭＯ
Ｓトランジスタを有することを特徴とする特許請求の範
囲第（１）項記載のメモリ回路。 - （３）前記検出手段がチップ選択信号によって制御され
る第１のＭＯＳトランジスタと冗長ビットの選択信号に
よって制御される第２のＭＯＳトランジスタを有するこ
とを特徴とする特許請求の範囲第（１）項記載のメモリ
回路。 - （４）前記検出手段がチップ選択信号によって制御され
る第１のＭＯＳトランジスタとプログラム可能な抵抗素
子を含む回路の出力信号によって制御される第２のＭＯ
Ｓトランジスタと冗長ビットを指定するのに無関係な第
１のアドレスにより制御される第３のＭＯＳトランジス
タとを有することを特徴とする特許請求の範囲第（１）
項に記載のメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5365185 | 1985-03-18 | ||
| JP60-53651 | 1985-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621199A true JPS621199A (ja) | 1987-01-07 |
| JPH0638320B2 JPH0638320B2 (ja) | 1994-05-18 |
Family
ID=12948778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061420A Expired - Lifetime JPH0638320B2 (ja) | 1985-03-18 | 1986-03-18 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4731759A (ja) |
| EP (1) | EP0195412B1 (ja) |
| JP (1) | JPH0638320B2 (ja) |
| DE (1) | DE3650034T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441900U (ja) * | 1987-09-02 | 1989-03-13 | ||
| JPH01116998A (ja) * | 1987-10-29 | 1989-05-09 | Nec Corp | 救済番地検出回路 |
| JPH01159898A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 冗長回路を有する半導体メモリ |
| JPH02168500A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101646A (ja) * | 1987-10-15 | 1989-04-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示装置の製造方法 |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
| JPH0682807B2 (ja) * | 1988-09-12 | 1994-10-19 | 株式会社東芝 | 半導体メモリ |
| US4996670A (en) * | 1989-09-28 | 1991-02-26 | International Business Machines Corporation | Zero standby power, radiation hardened, memory redundancy circuit |
| JPH0670776B2 (ja) * | 1990-02-23 | 1994-09-07 | 株式会社東芝 | 半導体集積回路 |
| US5343429A (en) * | 1991-12-06 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein |
| JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151899A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281398A (en) * | 1980-02-12 | 1981-07-28 | Mostek Corporation | Block redundancy for memory array |
| JPS6051199B2 (ja) * | 1980-11-13 | 1985-11-12 | 富士通株式会社 | 半導体装置 |
| JPS58115828A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | 半導体集積回路 |
| JPS58125846A (ja) * | 1982-01-22 | 1983-07-27 | Hitachi Ltd | Ｉｃメモリ |
-
1986
- 1986-03-18 US US06/840,826 patent/US4731759A/en not_active Expired - Lifetime
- 1986-03-18 EP EP86103658A patent/EP0195412B1/en not_active Expired - Lifetime
- 1986-03-18 DE DE3650034T patent/DE3650034T2/de not_active Expired - Fee Related
- 1986-03-18 JP JP61061420A patent/JPH0638320B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151899A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441900U (ja) * | 1987-09-02 | 1989-03-13 | ||
| JPH01116998A (ja) * | 1987-10-29 | 1989-05-09 | Nec Corp | 救済番地検出回路 |
| JPH01159898A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 冗長回路を有する半導体メモリ |
| JPH02168500A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638320B2 (ja) | 1994-05-18 |
| US4731759A (en) | 1988-03-15 |
| EP0195412A2 (en) | 1986-09-24 |
| DE3650034D1 (de) | 1994-09-29 |
| EP0195412B1 (en) | 1994-08-24 |
| EP0195412A3 (en) | 1989-01-18 |
| DE3650034T2 (de) | 1995-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4446534A (en) | Programmable fuse circuit | |
| US7525831B2 (en) | Method for improving sensing margin of electrically programmable fuses | |
| US6548884B2 (en) | Semiconductor device | |
| US6545926B2 (en) | Antifuse address detecting circuit programmable by applying a high voltage and semiconductor integrated circuit device provided with the same | |
| US6449207B2 (en) | Voltage independent fuse circuit and method | |
| US8305822B2 (en) | Fuse circuit and semiconductor memory device including the same | |
| US5959445A (en) | Static, high-sensitivity, fuse-based storage cell | |
| JPS621199A (ja) | メモリ回路 | |
| JP2002074993A (ja) | 半導体集積回路 | |
| JPH05299606A (ja) | 半導体メモリ装置及びそのビット線の短絡救済方法 | |
| US4806793A (en) | Signature circuit responsive to an input signal | |
| US20010050578A1 (en) | Semiconductor apparatus | |
| JPH01261845A (ja) | 冗長回路 | |
| US5892716A (en) | Method and apparatus for global testing the impedance of a programmable element | |
| JPH05288798A (ja) | 半導体集積回路およびそのテスト方法 | |
| US6606264B2 (en) | Programmable circuit and its method of operation | |
| US7482854B2 (en) | E-fuse circuit using leakage current path of transistor | |
| US6657905B1 (en) | Clamping circuit for the Vpop voltage used to program antifuses | |
| US5966335A (en) | Semiconductor memory device having circuit for changing electrical characteristics | |
| JPS59124098A (ja) | 半導体メモリの冗長デコ−ダ | |
| US5661689A (en) | Semiconductor device incorporating fuse-type roll call circuit | |
| US7330384B2 (en) | Verifying circuit and method of repairing semiconductor device | |
| JP3025476B2 (ja) | 半導体集積回路 | |
| JP7614869B2 (ja) | 不揮発性メモリ回路、半導体装置及び不揮発性メモリの読出し方法 | |
| KR100543192B1 (ko) | 프로그래머블 퓨즈 회로 및 그를 구비한 반도체메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |