JPH0758599B2 - 冗長セルを有する半導体記憶装置 - Google Patents
冗長セルを有する半導体記憶装置Info
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- JPH0758599B2 JPH0758599B2 JP62226016A JP22601687A JPH0758599B2 JP H0758599 B2 JPH0758599 B2 JP H0758599B2 JP 62226016 A JP62226016 A JP 62226016A JP 22601687 A JP22601687 A JP 22601687A JP H0758599 B2 JPH0758599 B2 JP H0758599B2
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000007547 defect Effects 0.000 claims 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長セルを有する半導体記憶装置に関する。
第５図は、この種の半導体記憶装置の従来例の一部の回
路図である。本従来例は、正規メモリセルアレイ14と、
冗長メモリセルアレイ15と、ＸおよびＹデコーダ12,13
と、冗長メモリセルアレイ15を直接駆動するアンドゲー
ト11と、入力アドレス信号Ao〜Amに対応して設けられた
プログラム回路8a〜8mと、冗長メモリ駆動回路９とから
なっている。冗長メモリ駆動回路９は、フリップフロッ
プ22と、ポリシリコンからなり、幅が数μｍのヒューズ
Ｆと、抵抗ＲおよびコンデンサＣとからなっている。フ
リップフロップ22は、ソース接地NMOSトランジスタM15
とPMOSトランジスタM16およびNMOSトランジスタM17から
なるCMOSインバータとで構成されている。なお、プログ
ラム回路8a〜8mも、冗長メモリ駆動回路９とほぼ同様の
構成となっている。
路図である。本従来例は、正規メモリセルアレイ14と、
冗長メモリセルアレイ15と、ＸおよびＹデコーダ12,13
と、冗長メモリセルアレイ15を直接駆動するアンドゲー
ト11と、入力アドレス信号Ao〜Amに対応して設けられた
プログラム回路8a〜8mと、冗長メモリ駆動回路９とから
なっている。冗長メモリ駆動回路９は、フリップフロッ
プ22と、ポリシリコンからなり、幅が数μｍのヒューズ
Ｆと、抵抗ＲおよびコンデンサＣとからなっている。フ
リップフロップ22は、ソース接地NMOSトランジスタM15
とPMOSトランジスタM16およびNMOSトランジスタM17から
なるCMOSインバータとで構成されている。なお、プログ
ラム回路8a〜8mも、冗長メモリ駆動回路９とほぼ同様の
構成となっている。
次に、本従来例の回路動作を説明する。
メモリテストシステム（不図示）によって、正規メモリ
セルアレイ14中の欠陥メモリセル存在が検出されると、
プログラム回路8a〜8m中のヒューズ（不図示）および冗
長メモリ駆動回路９中のヒューズＦをレーザビームによ
り適宜切断してその各出力をハイレベルに固定する。例
えば、冗長メモリ駆動回路９において、ヒューズＦを切
断すると、このヒューズＦを介する電源Vccからの電流
供給が遮断され、コンデンサＣに蓄積されていた電荷は
抵抗Ｒを介して放電され、接点N3の電圧レベルはローレ
ベルとなり、CMOSインバータの出力が反転して節点N4が
ハイレベルとなるとともにNMOSトランジスタM15がオン
してフリップフロップが安定する。プログラム回路8a〜
8mおよび冗長メモリセル９の各出力がハイレベルとなる
とアンドゲート11の出力がハイレベルとなり、冗長メモ
リセルアレイ15の一行（１つのワード線）分のメモリセ
ルアレイが選択される。これと同時に、アンドゲート11
の出力は入力デコーダ12に入力し、Ｘデコーダは、欠陥
メモリセルが接続されたワード線を電気的に切り離す。
これにより、このワード線に接続されているメモリセル
がすべて冗長メモリセルアレイ15中のメモリセルに置換
される。
セルアレイ14中の欠陥メモリセル存在が検出されると、
プログラム回路8a〜8m中のヒューズ（不図示）および冗
長メモリ駆動回路９中のヒューズＦをレーザビームによ
り適宜切断してその各出力をハイレベルに固定する。例
えば、冗長メモリ駆動回路９において、ヒューズＦを切
断すると、このヒューズＦを介する電源Vccからの電流
供給が遮断され、コンデンサＣに蓄積されていた電荷は
抵抗Ｒを介して放電され、接点N3の電圧レベルはローレ
ベルとなり、CMOSインバータの出力が反転して節点N4が
ハイレベルとなるとともにNMOSトランジスタM15がオン
してフリップフロップが安定する。プログラム回路8a〜
8mおよび冗長メモリセル９の各出力がハイレベルとなる
とアンドゲート11の出力がハイレベルとなり、冗長メモ
リセルアレイ15の一行（１つのワード線）分のメモリセ
ルアレイが選択される。これと同時に、アンドゲート11
の出力は入力デコーダ12に入力し、Ｘデコーダは、欠陥
メモリセルが接続されたワード線を電気的に切り離す。
これにより、このワード線に接続されているメモリセル
がすべて冗長メモリセルアレイ15中のメモリセルに置換
される。
上述した従来の半導体記憶装置では、ヒューズをレーザ
ービームで完全に切断できたときにのみ冗長セル置換の
ためのプログラムを行なうことができる構成となってい
るので、ICの製造過程においてゴミ等の異物がヒューズ
に付着し、その異物がある種のカバーの役目をして、レ
ーザービームの照射によってもヒューズを完全に切断で
きない場合等において、冗長セル置換を行なうことがで
きないという欠点がある。
ービームで完全に切断できたときにのみ冗長セル置換の
ためのプログラムを行なうことができる構成となってい
るので、ICの製造過程においてゴミ等の異物がヒューズ
に付着し、その異物がある種のカバーの役目をして、レ
ーザービームの照射によってもヒューズを完全に切断で
きない場合等において、冗長セル置換を行なうことがで
きないという欠点がある。
本発明は半導体記憶装置は、プログラム回路および冗長
メモリ駆動回路中のフリップフロップとヒューズとの接
続点に一端が接続され、ヒューズの切断が不完全な場合
に、そのヒューズを介して供給され、あるいは流出する
電流量より大きな電流を流出あるいは供給することので
きるプルダウンあるいはプルアップ回路と、前記プルア
ップあるいはプルダウン回路を駆動するワンショット信
号を発生するワンショット信号発生回路とを有してい
る。
メモリ駆動回路中のフリップフロップとヒューズとの接
続点に一端が接続され、ヒューズの切断が不完全な場合
に、そのヒューズを介して供給され、あるいは流出する
電流量より大きな電流を流出あるいは供給することので
きるプルダウンあるいはプルアップ回路と、前記プルア
ップあるいはプルダウン回路を駆動するワンショット信
号を発生するワンショット信号発生回路とを有してい
る。
したがって、ヒューズ切断が不完全な場合でも、ワンシ
ョット信号を発生させてプルダウンあるいはプルアップ
回路をオンさせることにより、不完全切断のヒューズを
介して供給され、あるいは流出する電流に影響されるこ
となくフリフロップをトリガーができ、これにより所望
のプログラム出力を送出でき、冗長セル置換を行なうこ
とが可能となる。
ョット信号を発生させてプルダウンあるいはプルアップ
回路をオンさせることにより、不完全切断のヒューズを
介して供給され、あるいは流出する電流に影響されるこ
となくフリフロップをトリガーができ、これにより所望
のプログラム出力を送出でき、冗長セル置換を行なうこ
とが可能となる。
次に、本発明の実施例について図面の参照して説明す
る。
る。
第１図は本発明の半導体記憶装置の一実施例の回路図、
第２図および第３図は本実施例の各部の信号波形を示す
タイミングチャートである。
第２図および第３図は本実施例の各部の信号波形を示す
タイミングチャートである。
本実施例の半導体記憶装置は、各アドレス信号Ao〜Amに
対応して設けられたプログラム回路8a〜8mと冗長メモリ
駆動回路９とに、フリップフロップ20,21をトリガーす
るためソース接地プルダウンNMOSトランジスタM6および
M14を付加し、さらに、ワンショット信号発生回路16,17
およびオアゲート６、遅延回路１を付加し、各プログラ
ム回路8a〜8mおよび冗長メモリ駆動回路９からコンデン
サＣ、抵抗Ｒを除去したものである。なお、第１図中に
は、第５図の従来例の説明では省略されていたアドレス
バッファ10および各プログラム回路8a〜8mの具体的回路
構成が示されている。
対応して設けられたプログラム回路8a〜8mと冗長メモリ
駆動回路９とに、フリップフロップ20,21をトリガーす
るためソース接地プルダウンNMOSトランジスタM6および
M14を付加し、さらに、ワンショット信号発生回路16,17
およびオアゲート６、遅延回路１を付加し、各プログラ
ム回路8a〜8mおよび冗長メモリ駆動回路９からコンデン
サＣ、抵抗Ｒを除去したものである。なお、第１図中に
は、第５図の従来例の説明では省略されていたアドレス
バッファ10および各プログラム回路8a〜8mの具体的回路
構成が示されている。
駆動クロック信号発生回路16は、チップセレクト信号CS
を遅延回路１で所定期間遅延した信号を入力として、チ
ップセレクト信号CSがハイレベルからローレベルに変化
したときにワンショット信号を発生するもので、３段の
インバータ2,3,4とノアゲート５とからなっている。ま
たワンショット信号発生回路17は、上述したチップセレ
クト信号CSを入力して、このチップセレクト信号CSがロ
ーレベル状態において電流Vccが投入されたときにワン
ショット信号を発生するもので、PMOSトランジスタM1,M
2と、このPMOSトランジスタM1,M2比べてトランジスタサ
イズが極めて大きいNMOSトランジスタM3〜M5からなって
いる。プログラム回路8a〜8mはいずれも同一の構成とな
っており、ヒューズF0（F1〜Fm:不図示）と、フリップ
フロップ20と、NMOSトランジスタM10,M12とPMOSトラン
ジスタMSB,M13とがそれぞれ組合わされて構成され、ア
ドレスバッファ10からのアドレス信号が入力されるトラ
ンスファーゲート22,23とかなっている。また、アドレ
スバッファ10はアドレス信号A0〜Amを入力として相補ア
ドレス信号a0,a0〜am,amを出力するバッファゲート180
〜18mからなっている。
を遅延回路１で所定期間遅延した信号を入力として、チ
ップセレクト信号CSがハイレベルからローレベルに変化
したときにワンショット信号を発生するもので、３段の
インバータ2,3,4とノアゲート５とからなっている。ま
たワンショット信号発生回路17は、上述したチップセレ
クト信号CSを入力して、このチップセレクト信号CSがロ
ーレベル状態において電流Vccが投入されたときにワン
ショット信号を発生するもので、PMOSトランジスタM1,M
2と、このPMOSトランジスタM1,M2比べてトランジスタサ
イズが極めて大きいNMOSトランジスタM3〜M5からなって
いる。プログラム回路8a〜8mはいずれも同一の構成とな
っており、ヒューズF0（F1〜Fm:不図示）と、フリップ
フロップ20と、NMOSトランジスタM10,M12とPMOSトラン
ジスタMSB,M13とがそれぞれ組合わされて構成され、ア
ドレスバッファ10からのアドレス信号が入力されるトラ
ンスファーゲート22,23とかなっている。また、アドレ
スバッファ10はアドレス信号A0〜Amを入力として相補ア
ドレス信号a0,a0〜am,amを出力するバッファゲート180
〜18mからなっている。
次に、本実施例の冗長セル置換動作を説明する。
正規メモリセルアレイ14中に欠陥メモリセルが存在する
ことが検出された場合、そのメモリセルのアドレスをア
ドレスバッファ10より入力する。次に、冗長メモリ駆動
回路９およびプログラム回路8a〜8mのヒューズFn,F0〜F
mを、各回路の出力がハイレベルとなるように適宜切断
する。プログラム回路8a〜8mにおいて、ヒューズを切断
するとトランスファゲート22がオンしてアドレス相補信
号のうちの反転信号a0〜amが出力され、ヒューズを切断
しなければトランスファゲート23がオンして同相信号a0
〜amが出力される。これにより、アンドゲード11の各入
力はすべてハイレベルとなり、その出力がハイレベルと
なって冗長メモリセルアレイ15のワード線が選択される
とともに、正規メモリセルアレイ14の対応するワード線
が電気的に切り離される。以上で冗長セル置換が終了す
るのであるが、仮に、上述したヒューズ切断が完全にな
されなかった場合でも、以下の回路動作により冗長セル
置換えが自動的に達成される。
ことが検出された場合、そのメモリセルのアドレスをア
ドレスバッファ10より入力する。次に、冗長メモリ駆動
回路９およびプログラム回路8a〜8mのヒューズFn,F0〜F
mを、各回路の出力がハイレベルとなるように適宜切断
する。プログラム回路8a〜8mにおいて、ヒューズを切断
するとトランスファゲート22がオンしてアドレス相補信
号のうちの反転信号a0〜amが出力され、ヒューズを切断
しなければトランスファゲート23がオンして同相信号a0
〜amが出力される。これにより、アンドゲード11の各入
力はすべてハイレベルとなり、その出力がハイレベルと
なって冗長メモリセルアレイ15のワード線が選択される
とともに、正規メモリセルアレイ14の対応するワード線
が電気的に切り離される。以上で冗長セル置換が終了す
るのであるが、仮に、上述したヒューズ切断が完全にな
されなかった場合でも、以下の回路動作により冗長セル
置換えが自動的に達成される。
すなわち、半導体記憶回路が実際に使用され、チップセ
レクト信号CSがハイレベルからローレベルとなってアク
ティブ状態になると、第２図に示されるように接点N1が
時刻t1においてローレベルとなり、接点N2からインバー
タ２〜４の遅延時間分だけハイレベルとなるワンショッ
ト信号が出力される。このワンショット信号は各プログ
ラム回路8a〜8mおよび冗長メモリ駆動回路９のプルダウ
ンNMOSトランジスタM6,M14のゲートに入力し、これを瞬
時的にオンさせる。ヒューズが切断されない回路におい
ては、そのヒューズを介して電源Vccから十分な電流供
給があるので、プルダウンNMOSトランジスタM6,Mがオン
しても接点N0の電位はハイレベルに維持されるが、ヒュ
ーズの切断を意図したにもかかわらず、その切断が不完
全となったものは、その電流供給が少ないので、接点N
13はプルダウンNMOSトランジスタM6,M14がオンするとロ
ーレベルとなり、接点N4がハイレベルとなってNMOSトラ
ンジスタM7およびM15がオンしてフリップフロップが安
定する。このように、ワンショット信号を入力すること
により、仮にヒューズ切断が不完全であった場合でも、
フリップフロップ20,21の出力は自動的に所望のレベル
に反転し、所望のプログラム出力が得られる。
レクト信号CSがハイレベルからローレベルとなってアク
ティブ状態になると、第２図に示されるように接点N1が
時刻t1においてローレベルとなり、接点N2からインバー
タ２〜４の遅延時間分だけハイレベルとなるワンショッ
ト信号が出力される。このワンショット信号は各プログ
ラム回路8a〜8mおよび冗長メモリ駆動回路９のプルダウ
ンNMOSトランジスタM6,M14のゲートに入力し、これを瞬
時的にオンさせる。ヒューズが切断されない回路におい
ては、そのヒューズを介して電源Vccから十分な電流供
給があるので、プルダウンNMOSトランジスタM6,Mがオン
しても接点N0の電位はハイレベルに維持されるが、ヒュ
ーズの切断を意図したにもかかわらず、その切断が不完
全となったものは、その電流供給が少ないので、接点N
13はプルダウンNMOSトランジスタM6,M14がオンするとロ
ーレベルとなり、接点N4がハイレベルとなってNMOSトラ
ンジスタM7およびM15がオンしてフリップフロップが安
定する。このように、ワンショット信号を入力すること
により、仮にヒューズ切断が不完全であった場合でも、
フリップフロップ20,21の出力は自動的に所望のレベル
に反転し、所望のプログラム出力が得られる。
同様に、第３図に示すように、チップセレクト信号CSが
ローレベル（すなわちアクティブ状態）で、時刻t2にお
いて、電源Vccが投入されたときは、ワンショット信号
発生回路17のPMOSトランジスタM2がオンして電源Vccか
ら電流が供給され接点N2はハイレベルとなる。その後、
サイズの大きなNMOSトランジスタM3,M5が遅れてオンす
ると接点N2はローレベルに立下がり、この結果、ワンシ
ョット信号が発生する。すると、上述した回路動作によ
り、不完全な切断ヒューズを有する回路においては、接
点N3はローレベルに、接点N4はハイレベルに変化し、フ
リップフロップ20〜21が安定する。このように、ICの実
使用時の初期に、必ずワンショット信号が出力され、こ
れにより、不完全な切断ヒューズを有するプログラム回
路８〜8m、冗長メモリ駆動回路９においてフリップフロ
ップが反転して、所望のプログラム出力が確実に得ら
れ、冗長セル置換を確実に行なうことができる。
ローレベル（すなわちアクティブ状態）で、時刻t2にお
いて、電源Vccが投入されたときは、ワンショット信号
発生回路17のPMOSトランジスタM2がオンして電源Vccか
ら電流が供給され接点N2はハイレベルとなる。その後、
サイズの大きなNMOSトランジスタM3,M5が遅れてオンす
ると接点N2はローレベルに立下がり、この結果、ワンシ
ョット信号が発生する。すると、上述した回路動作によ
り、不完全な切断ヒューズを有する回路においては、接
点N3はローレベルに、接点N4はハイレベルに変化し、フ
リップフロップ20〜21が安定する。このように、ICの実
使用時の初期に、必ずワンショット信号が出力され、こ
れにより、不完全な切断ヒューズを有するプログラム回
路８〜8m、冗長メモリ駆動回路９においてフリップフロ
ップが反転して、所望のプログラム出力が確実に得ら
れ、冗長セル置換を確実に行なうことができる。
第４図は本発明の田の実施例における冗長メモリ駆動回
路９の回路図である。
路９の回路図である。
本実施例と上述した実施例との相違点は、ヒューズFnを
グランド側に設けたこと、NMOSトランジスタM14,M15の
代わりにPMOSトランジスタM21,M22を設けたこどある。P
MOSトランジスタM21がワンショット信号で駆動されるプ
ルアップトランジスタである。動作は上述の実施例と同
様である。
グランド側に設けたこと、NMOSトランジスタM14,M15の
代わりにPMOSトランジスタM21,M22を設けたこどある。P
MOSトランジスタM21がワンショット信号で駆動されるプ
ルアップトランジスタである。動作は上述の実施例と同
様である。
以上説明したように本発明は、プルダウンまたはプルア
ップ回路と、ワンショット信号発生回路とを設けること
により、ヒューズが完全に切断されない場合でも所望の
プログラム出力を得ることができ、確実に冗長セル置換
を行なうことができるという効果がある。
ップ回路と、ワンショット信号発生回路とを設けること
により、ヒューズが完全に切断されない場合でも所望の
プログラム出力を得ることができ、確実に冗長セル置換
を行なうことができるという効果がある。
第１図は本発明の半導体記憶装置の一実施例の回路図、
第２図および第３図は第１図の各部の信号波形を示すタ
イミングチャート、第４図は本発明の他の実施例におけ
る要部の回路図、第５図は従来例の回路図である。 １……遅延回路、 2,3,4,7……インバータ、 ５……ノアゲート、 ６……オアゲート、 8a〜8m……プログラム回路、 ９……冗長メモリ駆動回路、 10……アドレスバッファ、 11……アンドゲート、 12……Ｘデコーダ、 13……Ｙデコーダ、 14……正規メモリセルアレイ、 15……冗長メモリセルアレイ、 16……ワンショット信号発生回路、 17……ワンショット信号発生回路、 180〜18m……バッファゲート、 M1〜M24……MOSトランジスタ（M6,M14はプルダウンNMOS
トランジスタ、M21はプルアップPNOSトランジスタ） N1〜N4……接点、 Vcc……電源、 A0〜Am……アドレス信号、 a0,a0〜am,am……相補アドレス信号、 F0〜Fn……ヒューズ、
第２図および第３図は第１図の各部の信号波形を示すタ
イミングチャート、第４図は本発明の他の実施例におけ
る要部の回路図、第５図は従来例の回路図である。 １……遅延回路、 2,3,4,7……インバータ、 ５……ノアゲート、 ６……オアゲート、 8a〜8m……プログラム回路、 ９……冗長メモリ駆動回路、 10……アドレスバッファ、 11……アンドゲート、 12……Ｘデコーダ、 13……Ｙデコーダ、 14……正規メモリセルアレイ、 15……冗長メモリセルアレイ、 16……ワンショット信号発生回路、 17……ワンショット信号発生回路、 180〜18m……バッファゲート、 M1〜M24……MOSトランジスタ（M6,M14はプルダウンNMOS
トランジスタ、M21はプルアップPNOSトランジスタ） N1〜N4……接点、 Vcc……電源、 A0〜Am……アドレス信号、 a0,a0〜am,am……相補アドレス信号、 F0〜Fn……ヒューズ、
Claims (1)
- 【請求項１】正規メモリセルと、この正規メモリセルに
欠陥が生じた場合に、その正規メモリセルに代えて使用
するための冗長メモリセルヘセル置換えを行うために使
用される複数のプログラム回路とを有し、これらプログ
ラム回路は、フリップフロップと、一端が一定電位に固
定され、他端が前記フリップフロップの正帰還ループの
一部に接続されたヒューズとを有し、このヒューズの切
断／未切断によりフリップフロップの出力をハイレベル
あるいはローレベルに固定してプログラムを行う、冗長
セルを有する半導体装置において、前記フリップフロッ
プとヒューズとの接続点に一端が接続され、他端が接地
電位あるいは電源電圧に接続されたプルダウンあるいは
プルアップ回路と、前記プルダウンあるいはプルアップ
回路を駆動するワンショット信号を発生するワンショッ
ト信号発生回路とを有することを特徴とする冗長セルを
有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226016A JPH0758599B2 (ja) | 1987-09-08 | 1987-09-08 | 冗長セルを有する半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226016A JPH0758599B2 (ja) | 1987-09-08 | 1987-09-08 | 冗長セルを有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6467798A JPS6467798A (en) | 1989-03-14 |
| JPH0758599B2 true JPH0758599B2 (ja) | 1995-06-21 |
Family
ID=16838467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62226016A Expired - Lifetime JPH0758599B2 (ja) | 1987-09-08 | 1987-09-08 | 冗長セルを有する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758599B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533213B2 (ja) * | 1990-02-13 | 1996-09-11 | 株式会社東芝 | 半導体集積回路 |
| JP3307349B2 (ja) | 1998-12-15 | 2002-07-24 | 日本電気株式会社 | プログラム回路および冗長アドレスデコーダ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846175B2 (ja) * | 1981-07-22 | 1983-10-14 | 株式会社東芝 | プログラム可能回路 |
| JPS60195797A (ja) * | 1984-03-16 | 1985-10-04 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
-
1987
- 1987-09-08 JP JP62226016A patent/JPH0758599B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6467798A (en) | 1989-03-14 |
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