JPH0423421B2 - - Google Patents
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- Publication number
- JPH0423421B2 JPH0423421B2 JP57097207A JP9720782A JPH0423421B2 JP H0423421 B2 JPH0423421 B2 JP H0423421B2 JP 57097207 A JP57097207 A JP 57097207A JP 9720782 A JP9720782 A JP 9720782A JP H0423421 B2 JPH0423421 B2 JP H0423421B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- epitaxial layer
- conductivity type
- buried
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに半導体集
積回路の絶縁分離に関する。
積回路の絶縁分離に関する。
半導体集積回路（以下ICと略記）において電
気的に独立した素子領域を形成するための一つの
方法として二重拡散法が第１図に示すように行な
われている。これはｐ型半導体基板１に埋込n+
領域２を形成し、それと同時に基板と同じｐ型の
不純物（以下埋込p+領域３と記す）も前記埋込
n+領域とある間隔をおいて形成する。その基板
上にｎ型エピタキシヤル層４を形成し、埋込p+
領域３を形成した面とほぼ同じ領域に前記エピタ
キシヤル層の上からｐ型不純物（以下絶縁p+領
域５と記す）を埋込p+領域３に達するように拡
散する。そして、埋込n+領域上が素子の入るエ
ピタキシヤル層４となる。この絶縁分離法ではｎ
型エピタキシヤル層を形成する前のｐ型基板の絶
縁領域（素子のない領域）にはｐ型の高濃度不純
物が拡散されているので、この高濃度のｐ型不純
物がｎ型エピタキシヤル層形成時にエピタキシヤ
ル層に再拡散されエピタキシヤル層の不純物濃度
を乱す。埋込p+領域の部分がウエハー上に占め
る割合が多くなればなるほど再拡散は多くエピタ
キシヤル層の不純物制御が困難となり、ひどい場
合には反転してｐ型になつてしまう。従来はこの
対策として、素子分離用の埋込p+領域と絶縁p+
領域が極力小さくなるようにパタン設計を行なつ
ていた。すなわちエピタキシヤル層への再拡散に
より素子領域への不純物制御の不都合が発生しな
いように、埋込p+領域３はある制限された不純
物濃度以下とするとともに平面積の大きさはあま
り大きくすることはできなかつた。しかながら、
ICにおいて絶縁用のｐ型領域５は最低電位たと
えば接地基板電位におとされるが、従来の方法で
は、接続される最低電位電極６とはなれた絶縁ｐ
型領域５にはｐ型の半導体基板１から埋込p+領
域３を通つてのみ上記最低電位が印加される。不
都合の不純物再拡散を阻止するために埋込p+領
域の不純物濃度、大きさは制限されその抵抗は必
然的に大きくなつてしまうから、最低電位電極と
はなれた絶縁ｐ型領域との間の抵抗が高くなり、
この絶縁ｐ型領域に所定の基板電位が印加されず
十分に最低電位におさえることができなかつた。
一方、埋込p+領域を形成せずに素子領域を除く
全てのエピタキシヤル層に絶縁ｐ型領域を形成す
ると、これはエピタキシヤル層の膜厚だけ深く形
成しなくてはならないから、素子領域への横方向
の拡散が大きくなり、やはり素子領域の不純物濃
度の制御がむづかしくなる。
気的に独立した素子領域を形成するための一つの
方法として二重拡散法が第１図に示すように行な
われている。これはｐ型半導体基板１に埋込n+
領域２を形成し、それと同時に基板と同じｐ型の
不純物（以下埋込p+領域３と記す）も前記埋込
n+領域とある間隔をおいて形成する。その基板
上にｎ型エピタキシヤル層４を形成し、埋込p+
領域３を形成した面とほぼ同じ領域に前記エピタ
キシヤル層の上からｐ型不純物（以下絶縁p+領
域５と記す）を埋込p+領域３に達するように拡
散する。そして、埋込n+領域上が素子の入るエ
ピタキシヤル層４となる。この絶縁分離法ではｎ
型エピタキシヤル層を形成する前のｐ型基板の絶
縁領域（素子のない領域）にはｐ型の高濃度不純
物が拡散されているので、この高濃度のｐ型不純
物がｎ型エピタキシヤル層形成時にエピタキシヤ
ル層に再拡散されエピタキシヤル層の不純物濃度
を乱す。埋込p+領域の部分がウエハー上に占め
る割合が多くなればなるほど再拡散は多くエピタ
キシヤル層の不純物制御が困難となり、ひどい場
合には反転してｐ型になつてしまう。従来はこの
対策として、素子分離用の埋込p+領域と絶縁p+
領域が極力小さくなるようにパタン設計を行なつ
ていた。すなわちエピタキシヤル層への再拡散に
より素子領域への不純物制御の不都合が発生しな
いように、埋込p+領域３はある制限された不純
物濃度以下とするとともに平面積の大きさはあま
り大きくすることはできなかつた。しかながら、
ICにおいて絶縁用のｐ型領域５は最低電位たと
えば接地基板電位におとされるが、従来の方法で
は、接続される最低電位電極６とはなれた絶縁ｐ
型領域５にはｐ型の半導体基板１から埋込p+領
域３を通つてのみ上記最低電位が印加される。不
都合の不純物再拡散を阻止するために埋込p+領
域の不純物濃度、大きさは制限されその抵抗は必
然的に大きくなつてしまうから、最低電位電極と
はなれた絶縁ｐ型領域との間の抵抗が高くなり、
この絶縁ｐ型領域に所定の基板電位が印加されず
十分に最低電位におさえることができなかつた。
一方、埋込p+領域を形成せずに素子領域を除く
全てのエピタキシヤル層に絶縁ｐ型領域を形成す
ると、これはエピタキシヤル層の膜厚だけ深く形
成しなくてはならないから、素子領域への横方向
の拡散が大きくなり、やはり素子領域の不純物濃
度の制御がむづかしくなる。
本発明の目的は、絶縁分離のための不純物の、
エピタキシヤル層における素子領域への影響を小
とし、かつ、素子領域を取り囲む絶縁分離領域に
所定の電位を印加することのできる半導体装置を
提供することである。
エピタキシヤル層における素子領域への影響を小
とし、かつ、素子領域を取り囲む絶縁分離領域に
所定の電位を印加することのできる半導体装置を
提供することである。
本発明の特徴は、第１導電型の半導体基板上に
第２導電型のエピタキシヤル層が設けられ、該エ
ピタキシヤル層に第１および第２の素子領域が設
けられ、該第１および第２の素子領域が、該エピ
タキシヤル層の表面から該エピタキシヤル層と該
半導体基板との界面にいたるまで第１導電型の分
離領域によりそれぞれ取り囲まれた半導体装置に
おいて、前記第１および第２の素子領域のそれぞ
れは前記エピタキシヤル層の表面から内部に向う
上部側部と該上部側部から前記界面にいたる下部
側部とを有し、前記分離領域は、前記界面ならび
にその近傍の前記エピタキシヤル層および前記半
導体基板の部分に設けられ前記第１および第２の
素子領域の前記下部側部をそれぞれ取り囲んで形
成されたリング形状を有する高不純物濃度の第１
導電型の第１および第２の埋込領域と、前記第１
および第２の素子領域の前記上部側部をそれぞれ
取り囲み該第１および第２の素子領域間の該エピ
タキシヤル層に連続的に設けられた高不純物濃度
の第１導電型の絶縁領域とから構成され、該エピ
タキシヤル層の表面から内部に向つて形成された
第１導電型の該絶縁領域は、前記第１および第２
の埋込領域に接しており、かつ、前記半導体基板
との界面までは達しておらずこれにより第１導電
型の該絶縁領域と該界面との間には第２導電型の
エピタキシヤル層の部分が残存しており、かつ前
記第１および第２の埋込領域間にこれら第１およ
び第２の埋込領域と離間して、高不純物濃度の一
導電型の島状の第３の埋込領域が、前記残存せる
第２導電型のエピタキシヤル層の部分を貫通して
前記半導体基板と前記絶縁領域とを接続して設け
られ、前記第３の埋込領域の上方の前記エピタキ
シヤル層の表面の部分に基板電位電極を接続した
半導体装置にある。
第２導電型のエピタキシヤル層が設けられ、該エ
ピタキシヤル層に第１および第２の素子領域が設
けられ、該第１および第２の素子領域が、該エピ
タキシヤル層の表面から該エピタキシヤル層と該
半導体基板との界面にいたるまで第１導電型の分
離領域によりそれぞれ取り囲まれた半導体装置に
おいて、前記第１および第２の素子領域のそれぞ
れは前記エピタキシヤル層の表面から内部に向う
上部側部と該上部側部から前記界面にいたる下部
側部とを有し、前記分離領域は、前記界面ならび
にその近傍の前記エピタキシヤル層および前記半
導体基板の部分に設けられ前記第１および第２の
素子領域の前記下部側部をそれぞれ取り囲んで形
成されたリング形状を有する高不純物濃度の第１
導電型の第１および第２の埋込領域と、前記第１
および第２の素子領域の前記上部側部をそれぞれ
取り囲み該第１および第２の素子領域間の該エピ
タキシヤル層に連続的に設けられた高不純物濃度
の第１導電型の絶縁領域とから構成され、該エピ
タキシヤル層の表面から内部に向つて形成された
第１導電型の該絶縁領域は、前記第１および第２
の埋込領域に接しており、かつ、前記半導体基板
との界面までは達しておらずこれにより第１導電
型の該絶縁領域と該界面との間には第２導電型の
エピタキシヤル層の部分が残存しており、かつ前
記第１および第２の埋込領域間にこれら第１およ
び第２の埋込領域と離間して、高不純物濃度の一
導電型の島状の第３の埋込領域が、前記残存せる
第２導電型のエピタキシヤル層の部分を貫通して
前記半導体基板と前記絶縁領域とを接続して設け
られ、前記第３の埋込領域の上方の前記エピタキ
シヤル層の表面の部分に基板電位電極を接続した
半導体装置にある。
このような本発明によれば、基板電位電極から
の電位は、第３の埋込領域→半導体基板→第１
（第２）の埋込領域の通路と、エピタキシヤル層
の表面の絶縁領域をそのままつたわる通路の２ル
ートによるから、埋込領域の抵抗が大きくても十
分の基板電位が素子領域を取り囲く分離領域の部
分に印加されることとなる。一方、この絶縁領域
はエピタキシヤル層の全膜厚に形成されずすなわ
ち半導体基板との界面までは形成されず、上方に
せり上つている第１、第２の埋込領域に接続する
だけのものであるから、横方向の拡散は小となり
これによる素子領域への悪影響は無視できる。
の電位は、第３の埋込領域→半導体基板→第１
（第２）の埋込領域の通路と、エピタキシヤル層
の表面の絶縁領域をそのままつたわる通路の２ル
ートによるから、埋込領域の抵抗が大きくても十
分の基板電位が素子領域を取り囲く分離領域の部
分に印加されることとなる。一方、この絶縁領域
はエピタキシヤル層の全膜厚に形成されずすなわ
ち半導体基板との界面までは形成されず、上方に
せり上つている第１、第２の埋込領域に接続する
だけのものであるから、横方向の拡散は小となり
これによる素子領域への悪影響は無視できる。
以下図面を用いて実施例を示す。
実施例を第２図に示す。基板１１の上に埋込
n+領域１２と埋込p+領域１３を形成する。ｎ型
半導体であるエピタキシヤル層１４を基板１１の
上に成長させる際にｐ型不純物の影響を少なくす
るため、素子の入らない領域１７には、極力埋込
p+領域１３を入れないのは従来と同じである。
この基板１１の上にエピタキシヤル層１４を成長
させる。次に高濃度ｐ型不純物をエピタキシヤル
層１４の上から拡散して絶縁p+領域１５を形成
する。この拡散により素子領域の絶縁分離が完成
する。この絶縁p+領域１５のｐ型不純物は素子
領域のエピタキシヤル層１４に悪影響を及ぼさな
いので十分広くとる。
n+領域１２と埋込p+領域１３を形成する。ｎ型
半導体であるエピタキシヤル層１４を基板１１の
上に成長させる際にｐ型不純物の影響を少なくす
るため、素子の入らない領域１７には、極力埋込
p+領域１３を入れないのは従来と同じである。
この基板１１の上にエピタキシヤル層１４を成長
させる。次に高濃度ｐ型不純物をエピタキシヤル
層１４の上から拡散して絶縁p+領域１５を形成
する。この拡散により素子領域の絶縁分離が完成
する。この絶縁p+領域１５のｐ型不純物は素子
領域のエピタキシヤル層１４に悪影響を及ぼさな
いので十分広くとる。
従来のように素子の入らない領域に絶縁p+領
域をも形成しないと、最低電位の電極１６が接続
されている付近の絶縁分離のためのｐ型不純物拡
散領域は十分に低い電位におさえられているが、
その点からはなれるにしたがつて、基板１１のみ
を通して電位がおさえられているので、徐々に絶
縁分離のためのｐ型不純物拡散領域の電位が上昇
し、トランジスタ等の素子が寄生効果を起こし始
める。もちろん最低電位の電極をいたるところに
配置すれば、この問題は解決されるが、実際の半
導体集積回路では配線の関係上十分配置すること
が不可能なことも起こる。そこで本発明のように
エピタキシヤル層１４の上の絶縁p+領域１５を
十分広く確保すれば、最低電位電極１６からはな
れている絶縁分離のためのｐ型不純物拡散領域は
基板１１と絶縁p+領域１５とを合せた十分に低
いインピーダンスを通して電圧が印加されるため
最低電位より浮き上る電位も少なくてすむ。
域をも形成しないと、最低電位の電極１６が接続
されている付近の絶縁分離のためのｐ型不純物拡
散領域は十分に低い電位におさえられているが、
その点からはなれるにしたがつて、基板１１のみ
を通して電位がおさえられているので、徐々に絶
縁分離のためのｐ型不純物拡散領域の電位が上昇
し、トランジスタ等の素子が寄生効果を起こし始
める。もちろん最低電位の電極をいたるところに
配置すれば、この問題は解決されるが、実際の半
導体集積回路では配線の関係上十分配置すること
が不可能なことも起こる。そこで本発明のように
エピタキシヤル層１４の上の絶縁p+領域１５を
十分広く確保すれば、最低電位電極１６からはな
れている絶縁分離のためのｐ型不純物拡散領域は
基板１１と絶縁p+領域１５とを合せた十分に低
いインピーダンスを通して電圧が印加されるため
最低電位より浮き上る電位も少なくてすむ。
以上説明したように、本発明によれば半導体基
板上の高濃度不純物のエピタキシヤル層への影響
を除きつつ、かつ、 IC全体にわたつて絶縁領域が十分に最低電位
に保たれたICを得ることができる。
板上の高濃度不純物のエピタキシヤル層への影響
を除きつつ、かつ、 IC全体にわたつて絶縁領域が十分に最低電位
に保たれたICを得ることができる。
第１図ａは従来例の平面図、第１図ｂは従来例
ａのＸ−X′による断面図である。第２図ａは本
発明の実施例の平面図、第２図ｂは実施例ａのＹ
−Y′による断面図である。 尚、図において、１，１１……半導体基板、
２，１２……埋込n+領域、３，１３……埋込p+
領域、４，１４……エピタキシヤル層、５，１５
……絶縁p+領域、６，１６……最低電位電極、
７，１７……素子の形成されないエピタキシヤル
層である。
ａのＸ−X′による断面図である。第２図ａは本
発明の実施例の平面図、第２図ｂは実施例ａのＹ
−Y′による断面図である。 尚、図において、１，１１……半導体基板、
２，１２……埋込n+領域、３，１３……埋込p+
領域、４，１４……エピタキシヤル層、５，１５
……絶縁p+領域、６，１６……最低電位電極、
７，１７……素子の形成されないエピタキシヤル
層である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上に第２導電型のエ
ピタキシヤル層が設けられ、該エピタキシヤル層
に第１および第２の素子領域が設けられ、該第１
および第２の素子領域が、該エピタキシヤル層の
表面から該エピタキシヤル層と該半導体基板との
界面にいたるまで第１導電型の分離領域によりそ
れぞれ取り囲まれた半導体装置において、 前記第１および第２の素子領域のそれぞれは前
記エピタキシヤル層の表面から内部に向う上部側
部と該上部側部から前記界面にいたる下部側部と
を有し、 前記分離領域は、前記界面ならびにその近傍の
前記エピタキシヤル層および前記半導体基板の部
分に設けられ前記第１および第２の素子領域の前
記下部側部をそれぞれ取り囲んで形成されたリン
グ形状を有する高不純物濃度の第１導電型の第１
および第２の埋込領域と、前記第１および第２の
素子領域の前記上部側部をそれぞれ取り囲み該第
１および第２の素子領域間の該エピタキシヤル層
に連続的に設けられた高不純物濃度の第１導電型
の絶縁領域とから構成され、 該エピタキシヤル層の表面から内部に向つて形
成された該第１導電型の該絶縁領域は前記、第１
および第２の埋込領域に接しており、かつ、前記
半導体基板との界面までは達しておらずこれによ
り第１導電型の該絶縁領域と該界面との間には第
２導電型のエピタキシヤル層の部分が残存してお
り、かつ 前記第１および第２の埋込領域間にこれら第１
および第２の埋込領域と離間して、高不純物濃度
の一導電型の島状の第３の埋込領域が、前記残存
せる第２導電型のエピタキシヤル層の部分を貫通
して前記半導体基板と前記絶縁領域とを接続して
設けられ、 前記第３の埋込領域の上方の前記エピタキシヤ
ル層の表面の部分に基板電位電極を接続したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097207A JPS58213447A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097207A JPS58213447A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213447A JPS58213447A (ja) | 1983-12-12 |
| JPH0423421B2 true JPH0423421B2 (ja) | 1992-04-22 |
Family
ID=14186170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097207A Granted JPS58213447A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213447A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596514B2 (ja) * | 1977-03-08 | 1984-02-13 | 日本電信電話株式会社 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
| JPS5411682A (en) * | 1977-06-28 | 1979-01-27 | Nec Corp | Semiconductor device |
-
1982
- 1982-06-07 JP JP57097207A patent/JPS58213447A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213447A (ja) | 1983-12-12 |
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