JPH04234220A - 小電力出力ゲート - Google Patents
小電力出力ゲートInfo
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- JPH04234220A JPH04234220A JP3211368A JP21136891A JPH04234220A JP H04234220 A JPH04234220 A JP H04234220A JP 3211368 A JP3211368 A JP 3211368A JP 21136891 A JP21136891 A JP 21136891A JP H04234220 A JPH04234220 A JP H04234220A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ回路に関し、さら
に特定すれば、低出力ＥＣＬ出力ゲートに関する。
に特定すれば、低出力ＥＣＬ出力ゲートに関する。
【０００２】
【従来の技術】典型的なＥＣＬ出力ゲートは、差動的に
結合された第１，第２トランジスタから構成され、両ト
ランジスタのエミッタが一緒に接続された後、電流源を
介して第１給電端末に結合される。代表的な場合として
、第１，第２トランジスタのベースは、差動入力に結合
され、それに差動信号が与えられ、それによって非反転
信号が第１トランジスタのベースに、また反転信号が第
２トランジスタのベースに与えられる。第１，第２トラ
ンジスタのコレクタは、それぞれ、第１，２抵抗器を介
して、第２給電端末に結合される。さらに、第２トラン
ジスタのコレクタは、第３トランジスタのベースに結合
され、第３トランジスタは典型的なＥＣＬレベルの信号
を駆動するために使用される。
結合された第１，第２トランジスタから構成され、両ト
ランジスタのエミッタが一緒に接続された後、電流源を
介して第１給電端末に結合される。代表的な場合として
、第１，第２トランジスタのベースは、差動入力に結合
され、それに差動信号が与えられ、それによって非反転
信号が第１トランジスタのベースに、また反転信号が第
２トランジスタのベースに与えられる。第１，第２トラ
ンジスタのコレクタは、それぞれ、第１，２抵抗器を介
して、第２給電端末に結合される。さらに、第２トラン
ジスタのコレクタは、第３トランジスタのベースに結合
され、第３トランジスタは典型的なＥＣＬレベルの信号
を駆動するために使用される。
【０００３】典型的な場合、前記構成によれば、第２抵
抗器は小さな値が保持され、第１トランジスタのベース
に論理高が印加される場合、十分な論理高の電圧レベル
（ＶＯＨ） が得られる。ただし、第１トランジスタの
ベースに論理低が与えられた場合、十分な論理低の電圧
レベル（ＶＯＨ） を達成するために、第２抵抗器両端
に十分な電圧降下を生じさせなければならない。したが
って、第２トランジスタは十分なＶＯＨ レベルを得る
ために小さく維持されるので、十分なＶＯＬ レベルを
得るためには、電流源によって提供される電流レベルを
大きくしなければならない。 したがって、典型的な
ＥＣＬ出力ゲートは大きなバイアス電流を必要とし、結
果として出力ゲートに大きな電力消費を行なわせること
になる。それ故、十分な出力電圧論理レベルを維持しな
がら電力散逸をが小さい（ＶＯＬ でありＶＯＨ であ
る）ＥＣＬ出力ゲートを求める必要性が存在する。
抗器は小さな値が保持され、第１トランジスタのベース
に論理高が印加される場合、十分な論理高の電圧レベル
（ＶＯＨ） が得られる。ただし、第１トランジスタの
ベースに論理低が与えられた場合、十分な論理低の電圧
レベル（ＶＯＨ） を達成するために、第２抵抗器両端
に十分な電圧降下を生じさせなければならない。したが
って、第２トランジスタは十分なＶＯＨ レベルを得る
ために小さく維持されるので、十分なＶＯＬ レベルを
得るためには、電流源によって提供される電流レベルを
大きくしなければならない。 したがって、典型的な
ＥＣＬ出力ゲートは大きなバイアス電流を必要とし、結
果として出力ゲートに大きな電力消費を行なわせること
になる。それ故、十分な出力電圧論理レベルを維持しな
がら電力散逸をが小さい（ＶＯＬ でありＶＯＨ であ
る）ＥＣＬ出力ゲートを求める必要性が存在する。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は、改良型ＥＣＬ出力ゲートを提供することである
。
目的は、改良型ＥＣＬ出力ゲートを提供することである
。
【０００５】本発明の別の目的は、電力散逸が小さい改
良型ＥＣＬゲートを提供することである。
良型ＥＣＬゲートを提供することである。
【０００６】本発明の別の目的は、十分な出力電圧論理
レベルを維持しながら電力散逸を減少させた改良型ＥＣ
Ｌ出力ゲートを提供することである。
レベルを維持しながら電力散逸を減少させた改良型ＥＣ
Ｌ出力ゲートを提供することである。
【０００７】本発明の別の目的は、抵抗器の抵抗値を変
動させるための回路を提供することである。
動させるための回路を提供することである。
【０００８】
【課題を解決するための手段】本発明の上記の目的とそ
の他の目的を達成するために、第１，第２出力において
出力論理信号を提供するため第１，第２入力に供給され
る論理入力信号に応答する入力回路；第１，第２および
制御電極を有する電界効果トランジスタ；制御電極は入
力回路の第１出力に結合され、第１電極は入力回路の第
２出力に結合され、第２電極は、第１給電端末似結合さ
れる；電界効果トランジスタの第２電極と制御電極上に
結合される第１抵抗器；入力回路の第１入力に加えられ
る論理入力信号が第１論理状態である場合には第１抵抗
器上で発生する電圧降下が電界効果トランジスタを動作
状態にして第２トランジスタの有効抵抗値を減少させる
ように、電界効果トランジスタの第１，第２電極上に結
合される第２抵抗器；および、ＢｉＭＯＳ 出力ゲート
の出力端末において出力論理信号を提供するために入力
回路の第２出力に結合される出力回路から成るＢｉＭＯ
Ｓ 出力ゲートが提供される。
の他の目的を達成するために、第１，第２出力において
出力論理信号を提供するため第１，第２入力に供給され
る論理入力信号に応答する入力回路；第１，第２および
制御電極を有する電界効果トランジスタ；制御電極は入
力回路の第１出力に結合され、第１電極は入力回路の第
２出力に結合され、第２電極は、第１給電端末似結合さ
れる；電界効果トランジスタの第２電極と制御電極上に
結合される第１抵抗器；入力回路の第１入力に加えられ
る論理入力信号が第１論理状態である場合には第１抵抗
器上で発生する電圧降下が電界効果トランジスタを動作
状態にして第２トランジスタの有効抵抗値を減少させる
ように、電界効果トランジスタの第１，第２電極上に結
合される第２抵抗器；および、ＢｉＭＯＳ 出力ゲート
の出力端末において出力論理信号を提供するために入力
回路の第２出力に結合される出力回路から成るＢｉＭＯ
Ｓ 出力ゲートが提供される。
【０００９】本発明の前記およびその他の目的、特長と
長所は、添付図面を参照して下記の詳細な説明を読めば
、さらによく理解されるであろう。
長所は、添付図面を参照して下記の詳細な説明を読めば
、さらによく理解されるであろう。
【００１０】
【実施例】図１を参照すると、端末１４に結合されたベ
ースとトランジスタ１６のエミッタに結合されたエミッ
タを有するトランジスタ１２から成る本発明の出力ゲー
ト１０の第１実施例の詳細な回路図が示されている。ト
ランジスタ１２， １６のエミッタは、動作電位ＶＥＥ
が加えられる第１給電端末に、電流源１８を介して結
合されている。差動結合されたトランジスタ１２， １
６と電流源１８は、出力ゲート１０のための入力ゲート
を構成する。トランジスタ１６のベースは端末２０に結
合されている。さらに、トランジスタ１２， １６のコ
レクタは、動作電位ＶＣＣが加えられる第２電源端末に
、それぞれ、抵抗器２２， ２４を介して結合されてい
る。Ｐ−チャンネル電界効果トランジスタ（ＦＥＴ）
２６のゲート電極はトランジスタ１２のコレクタに結合
されており、ドレイン電極はトランジスタ１６のコレク
タに結合されており、ソース電極は動作電位ＶＣＣ に
結合されている。出力トランジスタ２８のベースはトラ
ンジスタ１６のコレクタに結合されており、コレクタは
動作電位ＶＣＣ に結合されている。トランジスタ２８
のエミッタは出力端末３０に結合され、また、抵抗器３
２を介して、動作電位ＶＴＴに結合されている。典型的
な場合、差動論理信号が端末１４， ２０に加えられる
ことによって、非反転信号が端末１４に加えられ、端末
２０には反転信号が加えられる。また、出力端末３０は
、端末１４， ２０に現れるレベルに応じて、論理低ま
たは論理高を導出する。
ースとトランジスタ１６のエミッタに結合されたエミッ
タを有するトランジスタ１２から成る本発明の出力ゲー
ト１０の第１実施例の詳細な回路図が示されている。ト
ランジスタ１２， １６のエミッタは、動作電位ＶＥＥ
が加えられる第１給電端末に、電流源１８を介して結
合されている。差動結合されたトランジスタ１２， １
６と電流源１８は、出力ゲート１０のための入力ゲート
を構成する。トランジスタ１６のベースは端末２０に結
合されている。さらに、トランジスタ１２， １６のコ
レクタは、動作電位ＶＣＣが加えられる第２電源端末に
、それぞれ、抵抗器２２， ２４を介して結合されてい
る。Ｐ−チャンネル電界効果トランジスタ（ＦＥＴ）
２６のゲート電極はトランジスタ１２のコレクタに結合
されており、ドレイン電極はトランジスタ１６のコレク
タに結合されており、ソース電極は動作電位ＶＣＣ に
結合されている。出力トランジスタ２８のベースはトラ
ンジスタ１６のコレクタに結合されており、コレクタは
動作電位ＶＣＣ に結合されている。トランジスタ２８
のエミッタは出力端末３０に結合され、また、抵抗器３
２を介して、動作電位ＶＴＴに結合されている。典型的
な場合、差動論理信号が端末１４， ２０に加えられる
ことによって、非反転信号が端末１４に加えられ、端末
２０には反転信号が加えられる。また、出力端末３０は
、端末１４， ２０に現れるレベルに応じて、論理低ま
たは論理高を導出する。
【００１１】動作に際して、第１論理状態、例えば論理
低である信号が端末１４に加えられ、一方、それに対応
する論理高信号が端末２０に加えられると仮定する。前
記の通り両信号が加えられると、トランジスタ１６は動
作状態になり、トランジスタ１２は非動作状態になるの
で、電流源１８が提供する事実上すべての電流は、トラ
ンジスタ１６と抵抗器２４を通して流れる。そこで、抵
抗器２４上とトランジスタ２８のベース・エミッタ結合
上の電圧降下を介して、出力端末３０において論理低が
提供される。さらに明確に説明すると、出力電圧論理低
レベル（ＶＯＬ） は、式（１） に従って計算するこ
とができる： ＶＯＬ ＝ ＶＣＣ − （Ｉ１
８ ｘ Ｒ２４） − ＶＢＥ（ｔｒａｎ．２８）
（１） 方程式（１） に
おいて、（Ｉ１８ ｘ Ｒ２４） は、電流源１８から
の電流が抵抗器２４を通 して流れる場合の抵抗器２
４上の電圧降下を示し、ＶＢＥ（ｔｒａｎ．２８）は、
トランジスタ２８のベース・エミッタ間電圧である。
低である信号が端末１４に加えられ、一方、それに対応
する論理高信号が端末２０に加えられると仮定する。前
記の通り両信号が加えられると、トランジスタ１６は動
作状態になり、トランジスタ１２は非動作状態になるの
で、電流源１８が提供する事実上すべての電流は、トラ
ンジスタ１６と抵抗器２４を通して流れる。そこで、抵
抗器２４上とトランジスタ２８のベース・エミッタ結合
上の電圧降下を介して、出力端末３０において論理低が
提供される。さらに明確に説明すると、出力電圧論理低
レベル（ＶＯＬ） は、式（１） に従って計算するこ
とができる： ＶＯＬ ＝ ＶＣＣ − （Ｉ１
８ ｘ Ｒ２４） − ＶＢＥ（ｔｒａｎ．２８）
（１） 方程式（１） に
おいて、（Ｉ１８ ｘ Ｒ２４） は、電流源１８から
の電流が抵抗器２４を通 して流れる場合の抵抗器２
４上の電圧降下を示し、ＶＢＥ（ｔｒａｎ．２８）は、
トランジスタ２８のベース・エミッタ間電圧である。
【００１２】方程式（１） から、抵抗器２４の値は適
切なＶＯＬ レベルを提供するように選ばれることに注
目しなければならない。さらに、Ｐ−チャンネルＦＥＴ
２６のゲート電極は、事実上、動作電位ＶＣＣ （高
論理）に等しいのであるから、Ｐ−チャンネルＦＥＴ
２６は非動作状態であることに注目しなければならない
。
切なＶＯＬ レベルを提供するように選ばれることに注
目しなければならない。さらに、Ｐ−チャンネルＦＥＴ
２６のゲート電極は、事実上、動作電位ＶＣＣ （高
論理）に等しいのであるから、Ｐ−チャンネルＦＥＴ
２６は非動作状態であることに注目しなければならない
。
【００１３】他方、今度は、第２論理状態、例えば、論
理高である信号が端末１４に加えられ、端末２０には、
それに対応する論理低信号が加えられると仮定する。前
記の通り両信号が加えられると、トランジスタ１２は動
作状態に、トランジスタ１６は非動作状態になり、電流
源１８が提供する事実上すべての電流はトランジスタ１
２と抵抗器２２を通して流れる。トランジスタ２８のベ
ース上の電圧は事実上動作電位ＶＣＣに等しいのである
から、そこで、出力端末３０において論理高が提供され
る。したがって、トランジスタ２８のベース電流を無視
すると、出力端末３０における論理高出力電圧（ＶＯＨ
） は、方程式（２） に従って計算することができる
： ＶＯＨ ＝ ＶＣＣ − ＶＢＥ（ｔｒａｎｓ
．２８）
（２） 方程式（２） において、すべて
の項の定義は方程式（１） の場合と同じである。
理高である信号が端末１４に加えられ、端末２０には、
それに対応する論理低信号が加えられると仮定する。前
記の通り両信号が加えられると、トランジスタ１２は動
作状態に、トランジスタ１６は非動作状態になり、電流
源１８が提供する事実上すべての電流はトランジスタ１
２と抵抗器２２を通して流れる。トランジスタ２８のベ
ース上の電圧は事実上動作電位ＶＣＣに等しいのである
から、そこで、出力端末３０において論理高が提供され
る。したがって、トランジスタ２８のベース電流を無視
すると、出力端末３０における論理高出力電圧（ＶＯＨ
） は、方程式（２） に従って計算することができる
： ＶＯＨ ＝ ＶＣＣ − ＶＢＥ（ｔｒａｎｓ
．２８）
（２） 方程式（２） において、すべて
の項の定義は方程式（１） の場合と同じである。
【００１４】ただし、出力トランジスタ２８は動作状態
であり、電流はトランジスタ２８を通して流れるのであ
るから、出力トランジスタ２８のベース電流は前記電流
と関係があることを理解しなければならない。代表的な
場合、Ｐ−チャンネル ＦＥＴ ２６ が存在しないと
、このベース電流が抵抗器２４を通して流れることによ
って出力端末３０における出力電圧論理レベル（ＶＯＨ
） は低くなる。その上、抵抗器２４が（電流源１８の
値と電力散逸を最低にするほど）事実上大きな値である
ように選ばれている場合、トランジスタ２８のベース電
流に起因して抵抗器２４上で発生する電圧降下は、所定
の範囲すなわち仕様の範囲にもはや属さないレベルまで
、ＶＯＨ のレベルを十分に低くすることができる。
であり、電流はトランジスタ２８を通して流れるのであ
るから、出力トランジスタ２８のベース電流は前記電流
と関係があることを理解しなければならない。代表的な
場合、Ｐ−チャンネル ＦＥＴ ２６ が存在しないと
、このベース電流が抵抗器２４を通して流れることによ
って出力端末３０における出力電圧論理レベル（ＶＯＨ
） は低くなる。その上、抵抗器２４が（電流源１８の
値と電力散逸を最低にするほど）事実上大きな値である
ように選ばれている場合、トランジスタ２８のベース電
流に起因して抵抗器２４上で発生する電圧降下は、所定
の範囲すなわち仕様の範囲にもはや属さないレベルまで
、ＶＯＨ のレベルを十分に低くすることができる。
【００１５】抵抗器２２の値は、トランジスタ１２に低
論理レベルが加えられたのに応答してトランジスタ１２
がオフになったとき、Ｐ−チャンネルＦＥＴ ２６を動
作状態にするために適切である電圧を、抵抗器２２上の
電圧降下がｐ−チャンネルＦＥＴ ２６のゲート電極に
おいて提供するように選ばれていることに注目すること
が重要である。したがって、Ｐ−チャンネルＦＥＴ ２
６を追加すると、トランジスタ２８のための所要のベー
ス電流がＰ−チャンネルＦＥＴ ２６から供給されるた
め、抵抗器２４を通して流れる電流は事実上ゼロに維持
される。したがって、ＶＯＨ のレベルは、事実上、抵
抗器２４の値とは無関係である。この事実は、上記の通
り、電流源１８の値との結合において、やはり適切なＶ
ＯＬ レベルを提供するように選ばれることを条件とし
て、抵抗器２４を所要の通り大きくすることができるこ
とを意味する。Ｐ−チャンネルＦＥＴ ２６の利用によ
って、電流源１８が提供する電流を事実上減少させるこ
とができ、併せて、抵抗器２４の値を事実上増大させ、
出力ゲート１０に適切なＶＯＨ レベルとＶＯＬ レベ
ルを維持させることができる。
論理レベルが加えられたのに応答してトランジスタ１２
がオフになったとき、Ｐ−チャンネルＦＥＴ ２６を動
作状態にするために適切である電圧を、抵抗器２２上の
電圧降下がｐ−チャンネルＦＥＴ ２６のゲート電極に
おいて提供するように選ばれていることに注目すること
が重要である。したがって、Ｐ−チャンネルＦＥＴ ２
６を追加すると、トランジスタ２８のための所要のベー
ス電流がＰ−チャンネルＦＥＴ ２６から供給されるた
め、抵抗器２４を通して流れる電流は事実上ゼロに維持
される。したがって、ＶＯＨ のレベルは、事実上、抵
抗器２４の値とは無関係である。この事実は、上記の通
り、電流源１８の値との結合において、やはり適切なＶ
ＯＬ レベルを提供するように選ばれることを条件とし
て、抵抗器２４を所要の通り大きくすることができるこ
とを意味する。Ｐ−チャンネルＦＥＴ ２６の利用によ
って、電流源１８が提供する電流を事実上減少させるこ
とができ、併せて、抵抗器２４の値を事実上増大させ、
出力ゲート１０に適切なＶＯＨ レベルとＶＯＬ レベ
ルを維持させることができる。
【００１６】出力ゲート１０の動作を理解するための別
の同等の方法は、Ｐ−チャンネルＦＥＴ ２６が動作状
態になったとき、Ｐ−チャンネルＦＥＴ ２６が抵抗器
２４と並列の抵抗器として働くことである。さらに、十
分に理解しなければならないが、Ｐ−チャンネルＦＥＴ
２６のドレイン・ソース抵抗値が小さくされ、事実上抵
抗器２４の抵抗値より低くされた場合、等価並列抵抗値
は、Ｐ−チャンネルＦＥＴ ２６によって一義的に決定
されることになる。この事実が、次に、抵抗器２４を事
実上増大させ、一方では適切なＶＯＨ レベルをなお維
持することができるようにする。
の同等の方法は、Ｐ−チャンネルＦＥＴ ２６が動作状
態になったとき、Ｐ−チャンネルＦＥＴ ２６が抵抗器
２４と並列の抵抗器として働くことである。さらに、十
分に理解しなければならないが、Ｐ−チャンネルＦＥＴ
２６のドレイン・ソース抵抗値が小さくされ、事実上抵
抗器２４の抵抗値より低くされた場合、等価並列抵抗値
は、Ｐ−チャンネルＦＥＴ ２６によって一義的に決定
されることになる。この事実が、次に、抵抗器２４を事
実上増大させ、一方では適切なＶＯＨ レベルをなお維
持することができるようにする。
【００１７】図２を参照すると、本発明の出力ゲートの
第２実施例を示す詳細な配膳図が示されている。図１の
部品と同じ部品は同じ参照番号で示されていることが理
解される。図２の出力ゲートは、さらにＰ−チャンネル
ＦＥＴ ３４から成っており、Ｐ−チャンネルＦＥＴ
３４のゲート電極はトランジスタ１６のコレクタに、ド
レイン電極はトランジスタ１２のコレクタに、ソース電
極は動作電位Ｖｃｃ に、それぞれ結合されている。出
力トランジスタ３６のコレクタは動作電位Ｖｃｃ に、
ベースはトランジスタ１２のコレクタに、それぞれ結合
されている。出力トランジスタ３６のエミッタは、抵抗
器３８を介して動作電位ＶＴＴに結合され、また、出力
端末４０に結合されている。図２の回路は図１の出力ゲ
ート１０に類似した出力ゲートを示しているが、出力端
末３０， ４０において示される通り、出力は相違する
。
第２実施例を示す詳細な配膳図が示されている。図１の
部品と同じ部品は同じ参照番号で示されていることが理
解される。図２の出力ゲートは、さらにＰ−チャンネル
ＦＥＴ ３４から成っており、Ｐ−チャンネルＦＥＴ
３４のゲート電極はトランジスタ１６のコレクタに、ド
レイン電極はトランジスタ１２のコレクタに、ソース電
極は動作電位Ｖｃｃ に、それぞれ結合されている。出
力トランジスタ３６のコレクタは動作電位Ｖｃｃ に、
ベースはトランジスタ１２のコレクタに、それぞれ結合
されている。出力トランジスタ３６のエミッタは、抵抗
器３８を介して動作電位ＶＴＴに結合され、また、出力
端末４０に結合されている。図２の回路は図１の出力ゲ
ート１０に類似した出力ゲートを示しているが、出力端
末３０， ４０において示される通り、出力は相違する
。
【００１８】図２の回路の動作は、図１の出力ゲート１
０の動作に非常に類似している。ただし、抵抗器２２，
２４は、抵抗器２２， ２４上の電圧降下がそれぞれ
出力端末４０， ３０において適切なＶＯＬレベルを提
供し、また、Ｐ−チャンネルＦＥＴ ３４， ２６を動
作状態にするために適切な電圧を、それぞれＰ−チャン
ネルＦＥＴ ３４， ２６のゲート電極において提供す
るように入念に選択しなければならない。さらに、Ｐ−
チャンネルＦＥＴ ３４、出力トランジスタ３６と抵抗
器３８の動作はそれぞれ、図１の回路において詳細に説
明した動作と同じである。図２の出力ゲートは、図１の
出力ゲート１０上に付加的な補足出力を提供し、したが
って、出力トランジスタ３６と抵抗器３８から成るＥＣ
Ｌ出力のための追加標準ドライバと共に、Ｐ−チャンネ
ルＦＥＴ ３４を追加する必要がある。
０の動作に非常に類似している。ただし、抵抗器２２，
２４は、抵抗器２２， ２４上の電圧降下がそれぞれ
出力端末４０， ３０において適切なＶＯＬレベルを提
供し、また、Ｐ−チャンネルＦＥＴ ３４， ２６を動
作状態にするために適切な電圧を、それぞれＰ−チャン
ネルＦＥＴ ３４， ２６のゲート電極において提供す
るように入念に選択しなければならない。さらに、Ｐ−
チャンネルＦＥＴ ３４、出力トランジスタ３６と抵抗
器３８の動作はそれぞれ、図１の回路において詳細に説
明した動作と同じである。図２の出力ゲートは、図１の
出力ゲート１０上に付加的な補足出力を提供し、したが
って、出力トランジスタ３６と抵抗器３８から成るＥＣ
Ｌ出力のための追加標準ドライバと共に、Ｐ−チャンネ
ルＦＥＴ ３４を追加する必要がある。
【００１９】主としてＥＣＬ回路を使用して本発明の出
力ゲートを説明した。ただし、本発明はＥＣＬ用途に限
定することは意図されておらず、実際は、適切な出力ド
ライバと共に抵抗器２２， ２４の値を適切に選択する
ことによって、すべての論理回路において使用すること
ができる。さらに、トランジスタ２６， ３４は電界効
果トランジスタに限定されず、 ＭＥＳＦＥＴを、さら
には、静電誘導トランジスタ （ＳＩＴ）さえも含める
ことができるはずである。
力ゲートを説明した。ただし、本発明はＥＣＬ用途に限
定することは意図されておらず、実際は、適切な出力ド
ライバと共に抵抗器２２， ２４の値を適切に選択する
ことによって、すべての論理回路において使用すること
ができる。さらに、トランジスタ２６， ３４は電界効
果トランジスタに限定されず、 ＭＥＳＦＥＴを、さら
には、静電誘導トランジスタ （ＳＩＴ）さえも含める
ことができるはずである。
【００２０】ここまでの説明によって、電力散逸が減少
し、なお適切なＶＯＬ，ＶＯＨ 出力レベルを維持する
新規の出力ゲートが提供されたことが明白になった。
し、なお適切なＶＯＬ，ＶＯＨ 出力レベルを維持する
新規の出力ゲートが提供されたことが明白になった。
【図１】本発明の出力ゲートの第１実施例を示す詳細配
線図。
線図。
【図２】本発明の出力ゲートの第２実施例を示す詳細配
線図。
線図。
Claims (3)
- 【請求項１】 第１入力と第２入力に印加される論理
入力信号に応答して、第１，第２出力において、出力論
理信号を導出する入力段（１２，１４，１８）；第１，
第２電極および制御電極を有する電界効果トランジスタ
（２６）であって、前記制御電極は前記入力段の前記第
１出力に結合され、前記第１電極は前記入力段の前記第
２出力に結合され、前記第２電極は第１給電端末に結合
される電界効果トランジスタ；前記電界効果トランジス
タの前記第２電極と制御電極との間に結合される第１抵
抗器（２２）；前記入力段の前記第１入力に与えられる
前記論理入力信号が第１論理状態である場合は、前記第
１抵抗器上で発生する電圧降下が前記電界効果トランジ
スタを動作可能にし、第２抵抗器の有効抵抗値を減少さ
せるように、前記電界効果トランジスタの前記第１，第
２電極間に結合される第２抵抗器（２４）；および前記
入力段の前記第２出力に結合され、前記論理入力信号に
応答してＢｉＭＯＳ 出力ゲートの出力端末において出
力論理信号を導出する出力段 （２８，３２）；から成
ることを特徴とするＢｉＭＯＳ 出力ゲート。 - 【請求項２】コレクタ，ベースおよびエミッタを有する
第１トランジスタ（１２）であって、前記コレクタは第
１給電端末に結合され、前記ベースは第１端末に結合さ
れ、前記エミッタは第２給電端末に結合される第１トラ
ンジスタ；コレクタ，ベースおよびエミッタを有する第
２トランジスタであって、前記コレクタは前記第１給電
端末に結合され、前記ベースは第２端末に結合され、前
記エミッタは前記第１トランジスタの前記エミッタに結
合される第２トランジスタ；第１，第２電極および制御
電極を有する電界効果トランジスタ（２６）であって、
前記制御電極は前記第１トランジスタの前記コレクタに
結合され、前記第１電極は前記第２トランジスタの前記
コレクタに結合され、前記第２電極は前記第１給電端末
に結合される電界効果トランジスタ；前記第１給電端末
と前記第１トランジスタの前記コレクタとの間に結合さ
れる第１抵抗器（２２）；前記第１給電端末と前記第２
トランジスタの前記コレクタとの間に結合される第２抵
抗器（２４）；および前記第１，第２トランジスタそれ
ぞれの前記エミッタと、前記第２給電端末との間に結合
される電流源（１８）；から成ることを特徴とするＢｉ
ＭＯＳ 出力ゲート。 - 【請求項３】 コレクタ，ベースおよびエミッタを有
する第１トランジスタ（１２）であって、前記コレクタ
は第１給電端末に結合され、前記ベースは第１端末に結
合され、前記エミッタは第２給電端末に結合される第１
トランジスタ；コレクタ，ベースおよびエミッタを有す
る第２トランジスタ（１６）であって、前記コレクタは
第１給電端末に結合され、前記ベースは第２端末に結合
され、前記エミッタは第１トランジスタの前記エミッタ
に結合される第２トランジスタ；第１，第２電極および
制御電極を有する第１電界効果トランジスタ（２６）で
あって前記制御電極は前記第１トランジスタの前記コレ
クタに結合され、前記第１電極は前記第２トランジスタ
の前記コレクタに結合され、前記第２電極は前記第１給
電端末に結合される第１電界効果トランジスタ；第１，
第２電極および制御電極を有する第２電界効果トランジ
スタ（３４）であって、前記制御電極は前記第２トラン
ジスタの前記コレクタに結合され、前記第１電極は前記
第１トランジスタの前記コレクタに結合され、前記第２
電極は前記第１給電端末に結合される第２電界効果トラ
ンジスタ；前記第１給電端末と前記第１トランジスタの
前記コレクタとの間に結合される第１抵抗器（２２）；
前記第１給電端末と前記第２トランジスタの前記コレク
タとの間に結合される第２抵抗器（２４）；および前記
第１，第２トランジスタそれぞれの前記エミッタと前記
第２給電端末との間に結合される電流源（１８）：から
成ることを特徴とする差動出力ゲート。
Applications Claiming Priority (2)
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|---|---|---|---|
| US560920 | 1990-07-31 | ||
| US07/560,920 US5023479A (en) | 1990-07-31 | 1990-07-31 | Low power output gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=24239923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211368A Pending JPH04234220A (ja) | 1990-07-31 | 1991-07-30 | 小電力出力ゲート |
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|---|---|
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| JP (1) | JPH04234220A (ja) |
| DE (1) | DE4122822A1 (ja) |
| GB (1) | GB2250149B (ja) |
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| US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
| US4835455A (en) * | 1988-09-15 | 1989-05-30 | Honeywell Inc. | Reference voltage generator |
| US4945265A (en) * | 1989-07-13 | 1990-07-31 | National Semiconductor Corporation | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| JPH03224316A (ja) * | 1989-12-14 | 1991-10-03 | Mitsubishi Electric Corp | 半導体集積回路 |
-
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- 1990-07-31 US US07/560,920 patent/US5023479A/en not_active Expired - Fee Related
-
1991
- 1991-07-10 DE DE4122822A patent/DE4122822A1/de not_active Withdrawn
- 1991-07-29 GB GB9116350A patent/GB2250149B/en not_active Expired - Fee Related
- 1991-07-30 JP JP3211368A patent/JPH04234220A/ja active Pending
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| Publication number | Publication date |
|---|---|
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| GB9116350D0 (en) | 1991-09-11 |
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| GB2250149B (en) | 1994-11-23 |
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