JPH03224316A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03224316A JPH03224316A JP2160214A JP16021490A JPH03224316A JP H03224316 A JPH03224316 A JP H03224316A JP 2160214 A JP2160214 A JP 2160214A JP 16021490 A JP16021490 A JP 16021490A JP H03224316 A JPH03224316 A JP H03224316A
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- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路に関し、特に入力信号を受け
るバッファ回路の改良に関する。
るバッファ回路の改良に関する。
［従来の技術］
従来より、高速動作か可能で負荷駆動能力か高いＥＣＬ
（エミッタ結合論理）回路と消費電力か少ないＣＭＯ
８回路とを合体させたＢｉＣＭＯ３技術が開発されてい
る。
（エミッタ結合論理）回路と消費電力か少ないＣＭＯ
８回路とを合体させたＢｉＣＭＯ３技術が開発されてい
る。
第１７Ａ図は、ＥＣＬレベルの信号を受ける第１の従来
のＥＣＬバッファ回路を示す回路図である。
のＥＣＬバッファ回路を示す回路図である。
同図において、バイポーラトランジスタＱ１、レベルシ
フト用ダイオードＤ１および定電流源Ｃ８１が入力部を
構成する。トランジスタＱ１のベースはＥＣＬレベルの
入力信号Ｖｉｎを受ける。
フト用ダイオードＤ１および定電流源Ｃ８１が入力部を
構成する。トランジスタＱ１のベースはＥＣＬレベルの
入力信号Ｖｉｎを受ける。
トランジスタＱ１のコレクタは接地電圧ＶＣＣを受ける
接地端子に接続され、エミッタはダイオードＤ１を介し
てノードＮ１に接続されている。定電流源Ｃ８Ｉは、ノ
ードＮ１と負電圧ＶＥＥを受ける電源端子との間に接続
されている。
接地端子に接続され、エミッタはダイオードＤ１を介し
てノードＮ１に接続されている。定電流源Ｃ８Ｉは、ノ
ードＮ１と負電圧ＶＥＥを受ける電源端子との間に接続
されている。
抵抗Ｒ１およびバイポーラトランジスタＱ２が第１のス
イッチ回路を構成し、抵抗Ｒ２およびバイポーラトラン
ジスタＱ３が第２のスイッチ回路を構成する。第１およ
び第２のスイッチ回路ならびに定電流源ＣＳ２がカレン
トスイッチ部を構成する。抵抗Ｒ１は接地端子とノード
Ｎ４との間に接続されている。トランジスタＱ２のコレ
クタはノードＮ４に接続され、エミッタはノードＮ２に
接続され、ベースはノードＮ１に接続されている。
イッチ回路を構成し、抵抗Ｒ２およびバイポーラトラン
ジスタＱ３が第２のスイッチ回路を構成する。第１およ
び第２のスイッチ回路ならびに定電流源ＣＳ２がカレン
トスイッチ部を構成する。抵抗Ｒ１は接地端子とノード
Ｎ４との間に接続されている。トランジスタＱ２のコレ
クタはノードＮ４に接続され、エミッタはノードＮ２に
接続され、ベースはノードＮ１に接続されている。
抵抗Ｒ２は接地端子とノードＮ５との間に接続されてい
る。トランジスタＱ３のコレクタはノードＮ５に接続さ
れ、エミッタはノードＮ２に接続され、ベースは基準電
圧Ｖ８［１を受ける。定電流源Ｃ８２はノードＮ２と電
源端子との間に接続されている。
る。トランジスタＱ３のコレクタはノードＮ５に接続さ
れ、エミッタはノードＮ２に接続され、ベースは基準電
圧Ｖ８［１を受ける。定電流源Ｃ８２はノードＮ２と電
源端子との間に接続されている。
エミッタフォロワバイポーラトランジスタＱ４が第１の
出力回路を構成し、エミッタフォロワバイポーラトラン
ジスタＱ５が第２の出力回路を構成する。第１および第
２の出力回路ならびに定電流源Ｃ３３，ＣＳ４が川内部
を構成する。トランジスタＱ４のコレクタは接地端子に
接続され、エミッタはノードＮ６に接続され、ベースは
ノードＮ４に接続されている。定電流源Ｃ３３はノード
Ｎ６と電源端子との間に接続されている。トランジスタ
Ｑ５のコレクタは接地端子に接続され、エミッタはノー
ドＮ７に接続され、ベースはノードＮ５に接続されてい
る。定電流源Ｃ８４はノートＮ７と電源端子との間に接
続されている。ノードＮ６からは出力信号ａ （ＮＯＲ
出力）か取出され、ノードＮ７からは出力信号ａ （Ｏ
Ｒ出力）か取出される。
出力回路を構成し、エミッタフォロワバイポーラトラン
ジスタＱ５が第２の出力回路を構成する。第１および第
２の出力回路ならびに定電流源Ｃ３３，ＣＳ４が川内部
を構成する。トランジスタＱ４のコレクタは接地端子に
接続され、エミッタはノードＮ６に接続され、ベースは
ノードＮ４に接続されている。定電流源Ｃ３３はノード
Ｎ６と電源端子との間に接続されている。トランジスタ
Ｑ５のコレクタは接地端子に接続され、エミッタはノー
ドＮ７に接続され、ベースはノードＮ５に接続されてい
る。定電流源Ｃ８４はノートＮ７と電源端子との間に接
続されている。ノードＮ６からは出力信号ａ （ＮＯＲ
出力）か取出され、ノードＮ７からは出力信号ａ （Ｏ
Ｒ出力）か取出される。
ＥＣＬレベルの入力信号ＶｉｎのＨ”レベルは通常−０
，９Ｖであり、“Ｌ”レベルは通常１゜７Ｖである。基
準電圧ＶＢａはトランジスタＱ２のベース電圧の“Ｈ”
レベルと“Ｌ“レベルとの中間電圧となるように設定さ
れている。
，９Ｖであり、“Ｌ”レベルは通常１゜７Ｖである。基
準電圧ＶＢａはトランジスタＱ２のベース電圧の“Ｈ”
レベルと“Ｌ“レベルとの中間電圧となるように設定さ
れている。
次に、第１７Ａ図のＥＣＬバッファ回路の動作を第１７
Ｂ図の波形図を参照しながら説明する。
Ｂ図の波形図を参照しながら説明する。
入力信号Ｖｉｎが“Ｌ“レベルから“Ｈ”レベルに変化
すると、トランジスタＱ２のベース電圧もまた“Ｈ”レ
ベルに変化する。それにより、トランジスタＱ２がオン
になり、トランジスタＱ３がオフになる。その結果、ト
ランジスタＱ４のベース電圧（ノードＮ４の電圧）はＶ
ｃｃ−（Ｒ／ＲＣ３） （Ｖｃ ｓ −ＶＢ Ｅ
ＶＥ Ｅ ）で表わされる”Ｌ″レベルなる。ここで
、Ｒ１は抵抗Ｒ１の抵抗値、ＲＣ３は定電流源ＣＳ２の
内部抵抗の値、ＶＣ５は定電流源Ｃ３２に与えられる基
準電圧、ＶＢＥはＮＰＮトランジスタのベース・エミッ
タ間電圧である。また、トランジスタＱ５のベース電圧
（ノードＮ５の電圧）はほぼ■。。
すると、トランジスタＱ２のベース電圧もまた“Ｈ”レ
ベルに変化する。それにより、トランジスタＱ２がオン
になり、トランジスタＱ３がオフになる。その結果、ト
ランジスタＱ４のベース電圧（ノードＮ４の電圧）はＶ
ｃｃ−（Ｒ／ＲＣ３） （Ｖｃ ｓ −ＶＢ Ｅ
ＶＥ Ｅ ）で表わされる”Ｌ″レベルなる。ここで
、Ｒ１は抵抗Ｒ１の抵抗値、ＲＣ３は定電流源ＣＳ２の
内部抵抗の値、ＶＣ５は定電流源Ｃ３２に与えられる基
準電圧、ＶＢＥはＮＰＮトランジスタのベース・エミッ
タ間電圧である。また、トランジスタＱ５のベース電圧
（ノードＮ５の電圧）はほぼ■。。
で表わされる“Ｈ”レベルになる。
したがって、ノードＮ６からの出力信号子はＶｃ ｃ−
ＶＢＥ （Ｒ＋ ／ ＲＣＳ） （Ｖ（ｇ
Ｖ［ＩＥ ＶＥＥ）て表わされる“Ｌ″レベルなる。
ＶＢＥ （Ｒ＋ ／ ＲＣＳ） （Ｖ（ｇ
Ｖ［ＩＥ ＶＥＥ）て表わされる“Ｌ″レベルなる。
また、ノードＮ７からの出力信号ａはＶ。ｃ−ｖＢＥで
表わされる“Ｈ”レベルとなる。
表わされる“Ｈ”レベルとなる。
逆に、入力信号ＶｉｎがｒＨＪレベルから「Ｌ」レベル
に変化すると、出力信号ＴはＶ。ＣＶ［１εで表わされ
る“Ｈ”レベルとなり、出力信号ａはＶｃ ｃ Ｖａ
Ｅ −（Ｒ２／ＲＣ３） （ＶＣ５−ＶＢＥ−ｖ
ＥＥ）で表わされる“Ｌ”レベルとなる。ここで、Ｒ２
は抵抗Ｒ２の抵抗値である。
に変化すると、出力信号ＴはＶ。ＣＶ［１εで表わされ
る“Ｈ”レベルとなり、出力信号ａはＶｃ ｃ Ｖａ
Ｅ −（Ｒ２／ＲＣ３） （ＶＣ５−ＶＢＥ−ｖ
ＥＥ）で表わされる“Ｌ”レベルとなる。ここで、Ｒ２
は抵抗Ｒ２の抵抗値である。
第１８Ａ図は、第２の従来のＥＣＬバッファ回路の回路
図である。
図である。
第１８Ａ図のＥＣＬバッファ回路では、第１７Ａ図のＥ
ＣＬバッファ回路の出力部に含まれる定電流源ＣＳ４を
削除して低消費電力化を図っている。また、出力部にバ
イポーラトランジスタＱ６゜Ｑ７がさらに設けられてい
る。トランジスタＱ６のコレクタはノードＮ６に接続さ
れ、ベースはノードＮ１に接続されている。トランジス
タＱ７のコレクタはノードＮ７に接続され、ベースは基
準電圧ＶＢＢを受ける。トランジスタＱ６．Ｑ７のエミ
ッタはノードＮ３を介して定電流源Ｃ３３に共通に接続
されている。
ＣＬバッファ回路の出力部に含まれる定電流源ＣＳ４を
削除して低消費電力化を図っている。また、出力部にバ
イポーラトランジスタＱ６゜Ｑ７がさらに設けられてい
る。トランジスタＱ６のコレクタはノードＮ６に接続さ
れ、ベースはノードＮ１に接続されている。トランジス
タＱ７のコレクタはノードＮ７に接続され、ベースは基
準電圧ＶＢＢを受ける。トランジスタＱ６．Ｑ７のエミ
ッタはノードＮ３を介して定電流源Ｃ３３に共通に接続
されている。
次に、第１８Ａ図のＥＣＬバッファ回路の動作を１８Ｂ
図の波形図を参照しながら説明する。
図の波形図を参照しながら説明する。
入力信号Ｖｉｎが“Ｌ”レベルから“Ｈ”レベルに変化
すると、トランジスタＱ２．Ｑ６のベース電圧は“Ｈ”
レベルに変化する。それにより、トランジスタＱ２．Ｑ
６がオンになり、トランジスタＱ３．Ｑ７がオフになる
。その結果、ノードＮ４の電圧がＶｃ ｃ ’ （Ｒ
＋ ／ ＲＣＳ ） （Ｖｃｓ −ＶＢ Ｅ −Ｖ
Ｅ Ｅ ’）て表わされる″Ｌ″レベルになり、ノード
Ｎ５の電圧はＶ。。で表わされる″Ｈ″レベルになる。
すると、トランジスタＱ２．Ｑ６のベース電圧は“Ｈ”
レベルに変化する。それにより、トランジスタＱ２．Ｑ
６がオンになり、トランジスタＱ３．Ｑ７がオフになる
。その結果、ノードＮ４の電圧がＶｃ ｃ ’ （Ｒ
＋ ／ ＲＣＳ ） （Ｖｃｓ −ＶＢ Ｅ −Ｖ
Ｅ Ｅ ’）て表わされる″Ｌ″レベルになり、ノード
Ｎ５の電圧はＶ。。で表わされる″Ｈ″レベルになる。
したがって、出力信号子はＶ。ＣＶ［ＩＥ −（Ｒ＋
／ＲＣ３） （Ｖｃ ｓ Ｖｔｉ Ｅ ＶＥ
Ｅ ）で表わされる“Ｌ“レベルになり、出力信号ａは
Ｖｃｃ Ｖ９で表わされる“Ｈ”レベルになる。
／ＲＣ３） （Ｖｃ ｓ Ｖｔｉ Ｅ ＶＥ
Ｅ ）で表わされる“Ｌ“レベルになり、出力信号ａは
Ｖｃｃ Ｖ９で表わされる“Ｈ”レベルになる。
ここで、ＶｆはＮＰＮ ｌ−ランジスタにほとんど電流
が流れない場合のＮＰＮ トランジスタのベース・エミ
ッタ間電圧を表わし、通常のオン状態にあるＮ′ＰＮト
ランジスタのベース・エミッタ間電圧ＶＥＩＥよりも小
さい値（Ｖｐ ＜Ｖａ Ｅ ）になる。
が流れない場合のＮＰＮ トランジスタのベース・エミ
ッタ間電圧を表わし、通常のオン状態にあるＮ′ＰＮト
ランジスタのベース・エミッタ間電圧ＶＥＩＥよりも小
さい値（Ｖｐ ＜Ｖａ Ｅ ）になる。
入力信号Ｖｉｎが“Ｈ”レベルから”Ｌ″レベル変化す
ると、出力信号子がｖｃｃ−Ｖｐで表わされる“Ｈ”レ
ベルになり、出力信号ａがＶ。
ると、出力信号子がｖｃｃ−Ｖｐで表わされる“Ｈ”レ
ベルになり、出力信号ａがＶ。
（−ＶＢ Ｅ （Ｒ２／ＲＣ５） ・ （Ｖｃ
ｓ Ｖ８Ｅ −ＶＥ Ｅ ）で表わされる“Ｌ”レ
ベルになる。
ｓ Ｖ８Ｅ −ＶＥ Ｅ ）で表わされる“Ｌ”レ
ベルになる。
第１９Ａ図は、第３の従来のＥＣＬバッファ回路の回路
図である。
図である。
第１９Ａ図のＥＣＬバッファ回路では、第１７Ａ図に示
されるＥＣＬバッファ回路のエミッタフォロワバイポー
ラトランジスタＱ４．Ｑ５および定電流源ＣＳ３．Ｃ８
４が設けられておらず、ノードＮ４から出力信号ｉが取
出され、ノードＮ５から出力信号ａが取出されている。
されるＥＣＬバッファ回路のエミッタフォロワバイポー
ラトランジスタＱ４．Ｑ５および定電流源ＣＳ３．Ｃ８
４が設けられておらず、ノードＮ４から出力信号ｉが取
出され、ノードＮ５から出力信号ａが取出されている。
第１９Ａ図のＥＣＬバッファ回路の動作を第１９Ｂ図の
波形図を参照しながら説明する。
波形図を参照しながら説明する。
第１９Ａ図のＥＣＬバッファ回路においては第１７Ａ図
のエミッタフォロワトランジスタＱ４゜Ｑ５が取り除か
れ、かつノードＮ４．Ｒ５からそれぞれ出力信号ａ、ａ
が取り出されているので、第１７Ａ図において説明した
ように、ノードＮ４゜Ｒ５からの出力信号ａ、ａの“Ｈ
＃レベルは接地電圧ＶＣＣに等しく、“Ｌ”レベルはｖ
ｅｃ−（ＲＬＩ／ＲＣＳ） （Ｖｃ ｓ−ｖ、Ｅ−
ｖＥＥ ）と等しくなる。ここで、ＲＬＩはＲ１または
Ｒ２を意味する。
のエミッタフォロワトランジスタＱ４゜Ｑ５が取り除か
れ、かつノードＮ４．Ｒ５からそれぞれ出力信号ａ、ａ
が取り出されているので、第１７Ａ図において説明した
ように、ノードＮ４゜Ｒ５からの出力信号ａ、ａの“Ｈ
＃レベルは接地電圧ＶＣＣに等しく、“Ｌ”レベルはｖ
ｅｃ−（ＲＬＩ／ＲＣＳ） （Ｖｃ ｓ−ｖ、Ｅ−
ｖＥＥ ）と等しくなる。ここで、ＲＬＩはＲ１または
Ｒ２を意味する。
第２０Ａ図は、第４の従来のＥＣＬバッファ回路の回路
図である。
図である。
ｍ２ＯＡ図のＥＣＬバッファ回路では、第１９Ａ図のＥ
ＣＬバッファ回路における抵抗Ｒ１，Ｒ２の代わりに抵
抗Ｒ２５，Ｒ２６，Ｒ２７か接続されている。抵抗Ｒ２
６，Ｒ２７の一方の端子はノードＮ４．Ｎ５にそれぞれ
接続され、他方の端子は抵抗Ｒ２５を介して接地端子に
接続されている。第２０Ａ図のＥＣＬバッファ回路では
、第２０Ｂ図の波形図に示されるように、出力信号ａ。
ＣＬバッファ回路における抵抗Ｒ１，Ｒ２の代わりに抵
抗Ｒ２５，Ｒ２６，Ｒ２７か接続されている。抵抗Ｒ２
６，Ｒ２７の一方の端子はノードＮ４．Ｎ５にそれぞれ
接続され、他方の端子は抵抗Ｒ２５を介して接地端子に
接続されている。第２０Ａ図のＥＣＬバッファ回路では
、第２０Ｂ図の波形図に示されるように、出力信号ａ。
丁の“Ｈ＃レベルが低い値となる。この”Ｈ”レベルの
値は、抵抗Ｒ２５〜Ｒ２７の抵抗値を変えることにより
任意の値に設定することができる。
値は、抵抗Ｒ２５〜Ｒ２７の抵抗値を変えることにより
任意の値に設定することができる。
なお、第１７Ａ図のＥＣＬバッファ回路は、たとえば、
”６ｎｓ／８００ｍＷ ６４Ｋｘｌ ＢｉｃＭＯ８
ＥＣＬ ＲＡＭの開発“、電子情報通信学会技術研究
報告、 Ｖｏｌ、 ８９． Ｎｏ、 １４０、ｐｐ、
１３−１８に開示されている。また、第１８Ａ図のＥＣ
Ｌバッファ回路は、たとえば、上記の電子情報通信学会
技術研究報告および特開昭５９−１１５６２０号公報に
開示されている。
”６ｎｓ／８００ｍＷ ６４Ｋｘｌ ＢｉｃＭＯ８
ＥＣＬ ＲＡＭの開発“、電子情報通信学会技術研究
報告、 Ｖｏｌ、 ８９． Ｎｏ、 １４０、ｐｐ、
１３−１８に開示されている。また、第１８Ａ図のＥＣ
Ｌバッファ回路は、たとえば、上記の電子情報通信学会
技術研究報告および特開昭５９−１１５６２０号公報に
開示されている。
さらに、第１９Ａ図のＥＣＬバッファ回路は、たとえば
、１．Ｆｕｋｕｓｈｉ、ｅｔ ａｌ。
、１．Ｆｕｋｕｓｈｉ、ｅｔ ａｌ。
’Ａ ２５６Ｋｂ ＥＣＬ ＲＡＭ ｗｉｔｈ
Ｒｅｄｕｎｄａｎｃｙ 、１９８８ １ＳＳＣＣｐｐ
、１’３４−１３５ （Ｆｅｂ、１９８８）および特開
昭６２−１２３８２５号公報に開示されている。
Ｒｅｄｕｎｄａｎｃｙ 、１９８８ １ＳＳＣＣｐｐ
、１’３４−１３５ （Ｆｅｂ、１９８８）および特開
昭６２−１２３８２５号公報に開示されている。
第２１図は、第１７Ａ図のＥＣＬバッファ回路をレベル
変換回路を介してＢ１ＣＭＯＳドライバ回路に接続した
例を示している。
変換回路を介してＢ１ＣＭＯＳドライバ回路に接続した
例を示している。
第２１図において、第１７Ａ図のＥＣＬバッファ回路１
０の出力信号ａ、ａが２つのカレントミラー回路により
なるレベル変換回路２０ａに与えられ、レベル変換回路
２０ａの出力信号す、ｂがバイポーラトランジスタとＣ
Ｍ ＯＳとの複合回路よりなるＢ１ＣＭＯＳドライバ回
路３０に接続されている。
０の出力信号ａ、ａが２つのカレントミラー回路により
なるレベル変換回路２０ａに与えられ、レベル変換回路
２０ａの出力信号す、ｂがバイポーラトランジスタとＣ
Ｍ ＯＳとの複合回路よりなるＢ１ＣＭＯＳドライバ回
路３０に接続されている。
レベル変換回路２０ａは、ＰＭＯＳトランジスタＭＰＩ
ＭＰ２およびＮＭＯＳ）ランジスタＭＮｌ、ＭＮ２
を含む第１のカレントミラー回路と、ＰＭＯＳトランジ
スタＭＰ３．ＭＰ４およびＮＭＯＳトランジスタＭＮ３
．ＭＮ４を含む第２のカレントミラー回路とからなる。
ＭＰ２およびＮＭＯＳ）ランジスタＭＮｌ、ＭＮ２
を含む第１のカレントミラー回路と、ＰＭＯＳトランジ
スタＭＰ３．ＭＰ４およびＮＭＯＳトランジスタＭＮ３
．ＭＮ４を含む第２のカレントミラー回路とからなる。
トランジスタＭＰ１、ＭＰ４のゲートには出力信号ａが
与えられ、トランジスタＭＰ２．ＭＰ３のゲートには出
力信号丁が与えられる。トランジスタＭＰ２とトランジ
スタＭＮ２との接続点からＭＯＳレベルの出力信号すが
出力され、トランジスタＭＰ４とトランジスタＭＮ４と
の接続点からＭＯＳレベルの出力信号すが出力される。
与えられ、トランジスタＭＰ２．ＭＰ３のゲートには出
力信号丁が与えられる。トランジスタＭＰ２とトランジ
スタＭＮ２との接続点からＭＯＳレベルの出力信号すが
出力され、トランジスタＭＰ４とトランジスタＭＮ４と
の接続点からＭＯＳレベルの出力信号すが出力される。
Ｂ１ＣＭＯＳドライバ回路３は、ＰＭＯ３）ランジスタ
ＭＰ５およびＮＭＯ５）ランジスタＭＮ５を含む第１の
ＣＭＯＳインバータと、ＰＭＯＳトランジスタＭＰ６お
よびＮＭＯＳトランジスタＭＮ８を含む第２のＣＭＯＳ
インバータと、ＮＭＯＳトランジスタＭＮ６．ＭＮ７を
含む第１のベース制御回路と、ＮＭＯＳトランジスタＭ
Ｎ９゜ＭＮＩＯを含む第２のベース制御回路と、ＮＰＮ
トランジスタＱＤ１〜ＱＤ４とを含む。トランジスタＱ
ＤＩ、ＱＤ２およびトランジスタＱＤ３゜ＱＤ４は、接
地電圧ＶＣＣを受ける接地端子と負電圧ＶＥＥを受ける
電源端子との間にそれぞれトーテムポール接続されてい
る。
ＭＰ５およびＮＭＯ５）ランジスタＭＮ５を含む第１の
ＣＭＯＳインバータと、ＰＭＯＳトランジスタＭＰ６お
よびＮＭＯＳトランジスタＭＮ８を含む第２のＣＭＯＳ
インバータと、ＮＭＯＳトランジスタＭＮ６．ＭＮ７を
含む第１のベース制御回路と、ＮＭＯＳトランジスタＭ
Ｎ９゜ＭＮＩＯを含む第２のベース制御回路と、ＮＰＮ
トランジスタＱＤ１〜ＱＤ４とを含む。トランジスタＱ
ＤＩ、ＱＤ２およびトランジスタＱＤ３゜ＱＤ４は、接
地電圧ＶＣＣを受ける接地端子と負電圧ＶＥＥを受ける
電源端子との間にそれぞれトーテムポール接続されてい
る。
ＥＣＬレベルの入力信号ＶｉｎがＬ”レベルから“Ｈ”
レベルに変化すると、第１７Ａ図において説明したよう
に、ＥＣＬバッファ回路１０の出力信号ａは“Ｌ″ レ
ベルから“Ｈ”レベルに変化し、出力信号Ｔは“Ｈ”
レベルから“Ｌ”レベルに変化する。
レベルに変化すると、第１７Ａ図において説明したよう
に、ＥＣＬバッファ回路１０の出力信号ａは“Ｌ″ レ
ベルから“Ｈ”レベルに変化し、出力信号Ｔは“Ｈ”
レベルから“Ｌ”レベルに変化する。
このため、レベル変換回路２０ａのトランジスタＭＰＩ
、ＭＰ４はオフし、トランジスタＭＰ２゜ＭＰ３はオン
する。これにより、接地端子からの電流がトランジスタ
ＭＰＩによりカットされるので、トランジスタＭＮＩの
ドレインおよびゲートの電圧はＶＥ Ｅ ＋Ｖ ｔ ｎ
まで低下し、トランジスタＭＮＩはオフする。ここで、
ＶｔｎはＮＭＯＳトランジスタのしきい値電圧である。
、ＭＰ４はオフし、トランジスタＭＰ２゜ＭＰ３はオン
する。これにより、接地端子からの電流がトランジスタ
ＭＰＩによりカットされるので、トランジスタＭＮＩの
ドレインおよびゲートの電圧はＶＥ Ｅ ＋Ｖ ｔ ｎ
まで低下し、トランジスタＭＮＩはオフする。ここで、
ＶｔｎはＮＭＯＳトランジスタのしきい値電圧である。
トランジスタＭＮ２のゲートはトランジスタＭＮＩのゲ
ートおよびドレインに接続されているので、そのトラン
ジスタＭ Ｎ ２はオフする。また、トランジスタＭＮ
３のケートおよびドレインの電圧が上昇するので、その
トランジスタＭＮ３はオンする。トランジスタＭＮ４の
ゲートはトランジスタＭＮ３のゲートおよびドレインに
接続されているので、そのトランジスタＭＮ４もオンす
る。
ートおよびドレインに接続されているので、そのトラン
ジスタＭ Ｎ ２はオフする。また、トランジスタＭＮ
３のケートおよびドレインの電圧が上昇するので、その
トランジスタＭＮ３はオンする。トランジスタＭＮ４の
ゲートはトランジスタＭＮ３のゲートおよびドレインに
接続されているので、そのトランジスタＭＮ４もオンす
る。
トランジスタＭＰ２がオンしかつトランジスタＭＮ２か
オフしているので、レベル変換回路２０ａの出力信号す
は“Ｌ”レベル（負電圧ＶＥ Ｅ ）から“Ｈ”レベル
（接地電圧■ｃｃ）に変化する。
オフしているので、レベル変換回路２０ａの出力信号す
は“Ｌ”レベル（負電圧ＶＥ Ｅ ）から“Ｈ”レベル
（接地電圧■ｃｃ）に変化する。
また、トランジスタＭＰ４がオフしかつトランジスタＭ
Ｎ４がオンしているので、出力信号すは“Ｈ” レベル
（接地電圧Ｖｃｃ）から“Ｌ”レベル（負電圧ＶＥ Ｅ
）に変化する。これらの出力信号す、ｂのレベルはＭ
ＯＳレベルである。したがって、ＥＣＬレベルからＭＯ
Ｓレベルへの変換が行なわれたことになる。
Ｎ４がオンしているので、出力信号すは“Ｈ” レベル
（接地電圧Ｖｃｃ）から“Ｌ”レベル（負電圧ＶＥ Ｅ
）に変化する。これらの出力信号す、ｂのレベルはＭ
ＯＳレベルである。したがって、ＥＣＬレベルからＭＯ
Ｓレベルへの変換が行なわれたことになる。
レベル変換回路２０ａはＭＯＳ）ランジスタにより構成
されるので、負荷駆動能力があまり大きくない。したが
って、次段のＢ１ＣＭＯＳドライバ回路３０により駆動
能力を増加させる必要がある。
されるので、負荷駆動能力があまり大きくない。したが
って、次段のＢ１ＣＭＯＳドライバ回路３０により駆動
能力を増加させる必要がある。
上記のように、出力信号すが“Ｈ”レベルに変化すると
、トランジスタＭＰ５がオフし、トランジスタＭＮ５．
ＭＮ６がオンする。これにより、トランジスタＭＮ７が
オフする。したがって、トランジスタＱＤ１がオフし、
トランジスタＱＤ２がオンする。その結果、Ｂ１ＣＭＯ
Ｓドライバ回路３０から出力される信号では“Ｌ”レベ
ル（ｖＥ Ｅ ＋ＶＦ ）になる。
、トランジスタＭＰ５がオフし、トランジスタＭＮ５．
ＭＮ６がオンする。これにより、トランジスタＭＮ７が
オフする。したがって、トランジスタＱＤ１がオフし、
トランジスタＱＤ２がオンする。その結果、Ｂ１ＣＭＯ
Ｓドライバ回路３０から出力される信号では“Ｌ”レベ
ル（ｖＥ Ｅ ＋ＶＦ ）になる。
一方、上記のように、出力信号すが“Ｌ”レベルに変化
すると、トランジスタＭＰ６がオンし、トランジスタＭ
Ｎ８．ＭＮ９がオフする。これにより、トランジスタＭ
ＮＩＯがオンする。したがって、トランジスタＱＤ３が
オンし、トランジスタＱＤ４がオフする。その結果、Ｂ
１ＣＭＯＳドライバ回路３０から出力される信号Ｃが“
Ｈ”レベル（Ｖｃｃ Ｖｐ）になる。これらの信号Ｃ
τのレベルはＢ１ＣＭＯＳレベルと呼ばれる。
すると、トランジスタＭＰ６がオンし、トランジスタＭ
Ｎ８．ＭＮ９がオフする。これにより、トランジスタＭ
ＮＩＯがオンする。したがって、トランジスタＱＤ３が
オンし、トランジスタＱＤ４がオフする。その結果、Ｂ
１ＣＭＯＳドライバ回路３０から出力される信号Ｃが“
Ｈ”レベル（Ｖｃｃ Ｖｐ）になる。これらの信号Ｃ
τのレベルはＢ１ＣＭＯＳレベルと呼ばれる。
以上のようにして、ＥＣＬ回路とＭＯ３回路との間で論
理レベルの変換か行なわれる。
理レベルの変換か行なわれる。
第２１図に示されるレベル変換回路２０ａに代えて、第
２２図に示されるレベル変換回路２０ｂまたは第２３図
に示されるレベル変換回路２０ｃを用いることもできる
。
２２図に示されるレベル変換回路２０ｂまたは第２３図
に示されるレベル変換回路２０ｃを用いることもできる
。
第２２図において、ＥＣＬバッファ回路の出力信号ａが
ＰＭＯＳトランジスタＭＰ７．ＭＰＩＯのゲートに与え
られ、出力信号ｉがＰＭＯＳトランジスタＭＰ８ Ｍ
Ｐ９のゲートに与えられる。
ＰＭＯＳトランジスタＭＰ７．ＭＰＩＯのゲートに与え
られ、出力信号ｉがＰＭＯＳトランジスタＭＰ８ Ｍ
Ｐ９のゲートに与えられる。
トランジスタＭ Ｐ ７ ＭＰ ９のソースは接地端
子に接続され、トランジスタＭＰ８．ＭＰＩＯのドレイ
ンは電源端子に接続されている。トランジスタＭＰ７の
ドレインおよびトランジスタＭＰ８のソースはＮＭＯＳ
トランジスタＭＮＩＩのドレインおよびバイポーラトラ
ンジスタＱＣ１のベースに接続され、トランジスタＭＰ
９のドレインおよびトランジスタＭＰＩＯのソースはＮ
ＭＯＳ）ランジスタＭＮ１４ドレインおよびバイポーラ
トランジスタＱＣ２のベースに接続されている。
子に接続され、トランジスタＭＰ８．ＭＰＩＯのドレイ
ンは電源端子に接続されている。トランジスタＭＰ７の
ドレインおよびトランジスタＭＰ８のソースはＮＭＯＳ
トランジスタＭＮＩＩのドレインおよびバイポーラトラ
ンジスタＱＣ１のベースに接続され、トランジスタＭＰ
９のドレインおよびトランジスタＭＰＩＯのソースはＮ
ＭＯＳ）ランジスタＭＮ１４ドレインおよびバイポーラ
トランジスタＱＣ２のベースに接続されている。
トランジスタＱＣ１，ＱＣ２のコレクタは接地端子に接
続され、ＮＭＯＳトランジスタＭＮＩＩ。
続され、ＮＭＯＳトランジスタＭＮＩＩ。
ＭＮ１２．ＭＮ１３．ＭＮ１４のソースは電源端子に接
続されている。トランジスタＱＣＩのエミッタはトラン
ジスタＭＮ１２のドレインおよびトランジスタＭＮ１３
．ＭＮ１４のゲートに接続され、トランジスタＱＣ２の
エミッタはトランジスタＭＮ１３のドレインおよびトラ
ンジスタＭＮ１１、ＭＮ１２のゲートに接続されている
。レベル変換回路２０ｂの出力信号すはトランジスタＱ
Ｃ２のエミッタから取り出され、出力信号すはトランジ
スタＱＣＩのエミッタから取り出される。
続されている。トランジスタＱＣＩのエミッタはトラン
ジスタＭＮ１２のドレインおよびトランジスタＭＮ１３
．ＭＮ１４のゲートに接続され、トランジスタＱＣ２の
エミッタはトランジスタＭＮ１３のドレインおよびトラ
ンジスタＭＮ１１、ＭＮ１２のゲートに接続されている
。レベル変換回路２０ｂの出力信号すはトランジスタＱ
Ｃ２のエミッタから取り出され、出力信号すはトランジ
スタＱＣＩのエミッタから取り出される。
次に、第２２図のレベル変換回路２０ｂの動作を説明す
る。
る。
ＥＣＬバッファ回路の出力信号ａが“Ｌ”レベルから“
Ｈ″レベル変化しかつ出力信号Ｔが“Ｈ”レベルから“
Ｌ”レベルに変化すると、トランジスタＭＰ７．ＭＰＩ
Ｏがオフし、トランジスタＭＰ８．ＭＰ９がオンする。
Ｈ″レベル変化しかつ出力信号Ｔが“Ｈ”レベルから“
Ｌ”レベルに変化すると、トランジスタＭＰ７．ＭＰＩ
Ｏがオフし、トランジスタＭＰ８．ＭＰ９がオンする。
それにより、トランジスタＭＰ７のドレインの電位が立
下がり、トランジスタＭＰ９のドレインの電位が立上が
る。
下がり、トランジスタＭＰ９のドレインの電位が立上が
る。
このため、トランジスタＱＣＩはオフし始め、トランジ
スタＱＣ２はオンし始める。すると、トランジスタＱＣ
２のエミッタは急速に充電されて、トランジスタＭＮＩ
Ｉ、ＭＮ１２のゲート電圧が立上がり、それらのトラン
ジスタがオンする。このため、トランジスタＱＣ１およ
びトランジスタＭＮ１３．ＭＮ１４がオフする。
スタＱＣ２はオンし始める。すると、トランジスタＱＣ
２のエミッタは急速に充電されて、トランジスタＭＮＩ
Ｉ、ＭＮ１２のゲート電圧が立上がり、それらのトラン
ジスタがオンする。このため、トランジスタＱＣ１およ
びトランジスタＭＮ１３．ＭＮ１４がオフする。
トランジスタＱＣ２かオンしかつトランジスタＭＮ１３
がオフしているので、出力信号すは“Ｌ”レベル（負電
圧ＶＥ Ｅ ）から“Ｈ”レベル（接地電圧Ｖｃｃ
Ｖ＋）に変化する。トランジスタＱＣ１がオフしかつト
ランジスタＭＮ１２がオンしているので、出力信号すは
“Ｈ”レベル（接地電圧ｖｃｃｖヂ）から“Ｌ°レベル
（負電圧■ＥＥ）に変化する。
がオフしているので、出力信号すは“Ｌ”レベル（負電
圧ＶＥ Ｅ ）から“Ｈ”レベル（接地電圧Ｖｃｃ
Ｖ＋）に変化する。トランジスタＱＣ１がオフしかつト
ランジスタＭＮ１２がオンしているので、出力信号すは
“Ｈ”レベル（接地電圧ｖｃｃｖヂ）から“Ｌ°レベル
（負電圧■ＥＥ）に変化する。
逆にＥＣＬバッファ回路の出力信号ａが“Ｈ”レベルか
ら“Ｌ”レベルに変化しかつ出力信号Ｔが“Ｌ”レベル
から“Ｈ”レベルに変化すると、上記と逆の動作により
、出力信号すは“Ｈ″レベルら“Ｌ”レベルに変化し、
出力信号すは“Ｌ”レベルから“Ｈルベルに変化する。
ら“Ｌ”レベルに変化しかつ出力信号Ｔが“Ｌ”レベル
から“Ｈ”レベルに変化すると、上記と逆の動作により
、出力信号すは“Ｈ″レベルら“Ｌ”レベルに変化し、
出力信号すは“Ｌ”レベルから“Ｈルベルに変化する。
第２３図において、ＥＣＬバッファ回路の出力信号ａが
ＰＭＯＳ）ランジスタＭＰＩＩおよびＮＭＯ３）ランジ
スタＭＮ１５のゲートに与えられ、出力信号丁はＰＭＯ
Ｓ）ランジスタＭＰ１２およびＮＭＯＳトランジスタＭ
Ｎ１７のゲートに与えられる。トランジスタＭＰＩＩ
ＭＰ１２のソースは接地端子に接続されている。ＮＭ
Ｏ３）ランジスタＭＮ１６．ＭＮ１８のソースは電源端
子に接続されている。トランジスタＭＮ１６のゲートは
トランジスタＭＰ１２のドレインに接続され、トランジ
スタＭＮ１８のゲートはトランジスタＭｐＨのドレイン
に接続されている。トランジスタＭＮ１５のソースはト
ランジスタＭＮ１６のドレインに接続され、トランジス
タＭＮ１５のドレインはトランジスタＭＰＩＩのドレイ
ンに接続されている。トランジスタＭＮ１７のソースは
トランジスタＭＮ１８のドレインに接続され、トランジ
スタＭＮ１７のドレインはトランジスタＭＰＩ２のドレ
インに接続されている。レベル変換回路２０ｃの出力信
号すはトランジスタＭＰ １２のドレインから取り出さ
れ、出力信号τはトランジスタＭＰＩＩのドレインから
取り出される。
ＰＭＯＳ）ランジスタＭＰＩＩおよびＮＭＯ３）ランジ
スタＭＮ１５のゲートに与えられ、出力信号丁はＰＭＯ
Ｓ）ランジスタＭＰ１２およびＮＭＯＳトランジスタＭ
Ｎ１７のゲートに与えられる。トランジスタＭＰＩＩ
ＭＰ１２のソースは接地端子に接続されている。ＮＭ
Ｏ３）ランジスタＭＮ１６．ＭＮ１８のソースは電源端
子に接続されている。トランジスタＭＮ１６のゲートは
トランジスタＭＰ１２のドレインに接続され、トランジ
スタＭＮ１８のゲートはトランジスタＭｐＨのドレイン
に接続されている。トランジスタＭＮ１５のソースはト
ランジスタＭＮ１６のドレインに接続され、トランジス
タＭＮ１５のドレインはトランジスタＭＰＩＩのドレイ
ンに接続されている。トランジスタＭＮ１７のソースは
トランジスタＭＮ１８のドレインに接続され、トランジ
スタＭＮ１７のドレインはトランジスタＭＰＩ２のドレ
インに接続されている。レベル変換回路２０ｃの出力信
号すはトランジスタＭＰ １２のドレインから取り出さ
れ、出力信号τはトランジスタＭＰＩＩのドレインから
取り出される。
次に、第２３図のレベル変換回路２０ｃの動作を説明す
る。
る。
ＥＣＬバッファ回路の出力信号ａが“Ｌ”レベルから“
Ｈ”レベルに変換しかつ出力信号Ｔが“Ｈ“レベルから
“Ｌ” レベルに変化すると、トランジスタＭＰ１１は
オフし、トランジスタＭＰ１２はオンする。また、ＭＮ
１５のオン抵抗は小さくなり、トランジスタＭＮ１７の
オン抵抗は大きくなる。このため、トランジスタＭＰ１
２の電流によりそのドレインの電位が立上がる。このと
き、トランジスタＭＮ１７のオン抵抗が大きいため、ト
ランジスタＭＰ１２に流れる電流のうち貫通電流の割合
を小さくすることができる。
Ｈ”レベルに変換しかつ出力信号Ｔが“Ｈ“レベルから
“Ｌ” レベルに変化すると、トランジスタＭＰ１１は
オフし、トランジスタＭＰ１２はオンする。また、ＭＮ
１５のオン抵抗は小さくなり、トランジスタＭＮ１７の
オン抵抗は大きくなる。このため、トランジスタＭＰ１
２の電流によりそのドレインの電位が立上がる。このと
き、トランジスタＭＮ１７のオン抵抗が大きいため、ト
ランジスタＭＰ１２に流れる電流のうち貫通電流の割合
を小さくすることができる。
トランジスタＭＰ１２のドレイン電位の上昇により、ト
ランジスタＭＮ１６がオンして、オン抵抗の小さいトラ
ンジスタＭＮ１５を通してトランジスタＭＰＩＩのドレ
インの電位か引下げられる。
ランジスタＭＮ１６がオンして、オン抵抗の小さいトラ
ンジスタＭＮ１５を通してトランジスタＭＰＩＩのドレ
インの電位か引下げられる。
それにより、トランジスタＭＮ１８がオフして、トラン
ジスタＭＰ１２．ＭＮ１７に貫通電流かほとんど流れな
くなる。したがって、出力信号すか”Ｌ”レベル（負電
圧ｖＥＥ ）から“Ｈ”レベル（接地電圧Ｖｃ ｃ ）
に変化し、出力信号すか“Ｈ“レベルから“Ｌ”レベル
に変化する。
ジスタＭＰ１２．ＭＮ１７に貫通電流かほとんど流れな
くなる。したがって、出力信号すか”Ｌ”レベル（負電
圧ｖＥＥ ）から“Ｈ”レベル（接地電圧Ｖｃ ｃ ）
に変化し、出力信号すか“Ｈ“レベルから“Ｌ”レベル
に変化する。
逆に、出力信号ａか“Ｈ“レベルから“Ｌ”レベルに変
化しかつ出力信号Ｔが“Ｌ”レベルから“Ｈ”レベルに
変化すると、出力信号すは“Ｈ”レベルから“Ｌ”レベ
ルに変化し、出力信号すは“Ｌ″レベルら“Ｈ”レベル
に変化する。
化しかつ出力信号Ｔが“Ｌ”レベルから“Ｈ”レベルに
変化すると、出力信号すは“Ｈ”レベルから“Ｌ”レベ
ルに変化し、出力信号すは“Ｌ″レベルら“Ｈ”レベル
に変化する。
なお、第２１図のレベル変換回路２０ａは、たとえば、
特開昭６０−１３２４１６号公報および特開昭６２−１
２３８２５号公報に開示されている。また、第２２図の
レベル変換回路２０ｂは、たとえば、上記の文献１９８
８ １ＳＳＣＣ，ｐｐ、１３４−１３５に開示されてい
る。さらに、第２３図のレベル変換回路２０ｃは、たと
えば、上記の電子情報通信学会技術研究報告Ｖｏ１．８
９．Ｎｏ、１４０． ｐｐ、１３−１８および先に出
願された特願平１−１２７１１３号に開示されている。
特開昭６０−１３２４１６号公報および特開昭６２−１
２３８２５号公報に開示されている。また、第２２図の
レベル変換回路２０ｂは、たとえば、上記の文献１９８
８ １ＳＳＣＣ，ｐｐ、１３４−１３５に開示されてい
る。さらに、第２３図のレベル変換回路２０ｃは、たと
えば、上記の電子情報通信学会技術研究報告Ｖｏ１．８
９．Ｎｏ、１４０． ｐｐ、１３−１８および先に出
願された特願平１−１２７１１３号に開示されている。
［発明が解決しようとする課題］
上記のように、第１７Ａ図のＥＣＬバッファ回路の出力
信号ａ、ａの“Ｈ”レベルは■。。−Ｖ［ＩＥとなる。
信号ａ、ａの“Ｈ”レベルは■。。−Ｖ［ＩＥとなる。
１ｍ２１図のレベル変換回路２０ａでは、ＥＣＬバッフ
ァ回路から“Ｈ”レベルの出力信号が与えられるＰＭＯ
５Ｉ−ランジスタが完全にオフすると、小さい貫通電流
で出力信号す、ｂを接地電圧ＶＣＣから負電圧ＶＥＥま
でフルスイングさせることができる。
ァ回路から“Ｈ”レベルの出力信号が与えられるＰＭＯ
５Ｉ−ランジスタが完全にオフすると、小さい貫通電流
で出力信号す、ｂを接地電圧ＶＣＣから負電圧ＶＥＥま
でフルスイングさせることができる。
ところが、ＮＰＮトランジスタのベース・エミッタ間電
圧ＶＢＥは通常０．８Ｖに設定されているので、第１７
Ｂ図に示されるように、出力信号ａ、ａの“Ｈ”レベル
は−Ｏ，ＳＶ以上にはならない。一方、レベル変換回路
２０ａのＰＭＯＳトランジスタのしきい値電圧Ｖｔｐは
通常−０，７Ｖ程度に設定されている。そのため、Ｖｃ
ｏ−Ｖ８ε＜Ｖｔｐとなって、“Ｈ″レベル出力信号が
与えられるＰＭｏｓトランジスタのゲート・ソース間電
圧がそのしきい値電圧を超えてしまう。
圧ＶＢＥは通常０．８Ｖに設定されているので、第１７
Ｂ図に示されるように、出力信号ａ、ａの“Ｈ”レベル
は−Ｏ，ＳＶ以上にはならない。一方、レベル変換回路
２０ａのＰＭＯＳトランジスタのしきい値電圧Ｖｔｐは
通常−０，７Ｖ程度に設定されている。そのため、Ｖｃ
ｏ−Ｖ８ε＜Ｖｔｐとなって、“Ｈ″レベル出力信号が
与えられるＰＭｏｓトランジスタのゲート・ソース間電
圧がそのしきい値電圧を超えてしまう。
その結果、本来は完全にオフすべきＰＭＯＳ）ランジス
タか弱くオンし、比較的大きな貫通電流が流れるように
なる。
タか弱くオンし、比較的大きな貫通電流が流れるように
なる。
たとえば、第２１図において、ＥＣＬバッファ回路１０
の出力信号ａが“Ｈ”レベルでありかつ出力信号ｉが“
Ｌ”レベルであると、トランジスタＭＰＩ、ＭＰ４がオ
フせずに弱くオンし、トランジスタＭＰ２．ＭＰ３がオ
ンする。これにより、本来大きな貫通電流が流れないは
ずのトランジスタＭＰ１からＭＮｌへの経路、トランジ
スタＭＰ２からＭＮ２への経路およびトランジスタＭＰ
４からＭＮ４への経路に大きな貫通電流が流れる。
の出力信号ａが“Ｈ”レベルでありかつ出力信号ｉが“
Ｌ”レベルであると、トランジスタＭＰＩ、ＭＰ４がオ
フせずに弱くオンし、トランジスタＭＰ２．ＭＰ３がオ
ンする。これにより、本来大きな貫通電流が流れないは
ずのトランジスタＭＰ１からＭＮｌへの経路、トランジ
スタＭＰ２からＭＮ２への経路およびトランジスタＭＰ
４からＭＮ４への経路に大きな貫通電流が流れる。
この場合、出力信号すの出力レベルはトランジスタＭＰ
２およびトランジスタＭＮ２のオン抵抗の抵抗分割で決
まる。出力信号τの出力レベルはトランジスタＭＰ４お
よびトランジスタＭＮ４のオン抵抗の抵抗分割で決まる
。そのため、出力信号す、ｂの出力レベルは接地電圧Ｖ
。０と負電圧ＶＥＥとの中間電位になる。このように、
出力信号す、ｂを接地電圧■。０から負電圧ＶＥＥまで
振れさせることができず、出力振幅が小さくなる。
２およびトランジスタＭＮ２のオン抵抗の抵抗分割で決
まる。出力信号τの出力レベルはトランジスタＭＰ４お
よびトランジスタＭＮ４のオン抵抗の抵抗分割で決まる
。そのため、出力信号す、ｂの出力レベルは接地電圧Ｖ
。０と負電圧ＶＥＥとの中間電位になる。このように、
出力信号す、ｂを接地電圧■。０から負電圧ＶＥＥまで
振れさせることができず、出力振幅が小さくなる。
また、“Ｈ”レベルの信号を出力する出力段にも直流電
流が流れるので、出力信号の立上がりが遅くなるという
問題がある。
流が流れるので、出力信号の立上がりが遅くなるという
問題がある。
また、出力信号す、ｂの出力レベルが中間電位になると
、出力信号す、 ｂを受けるＢ１Ｃ０Ｍドライバ回路
３０においても大きな貫通電流が流れるようになる。
、出力信号す、 ｂを受けるＢ１Ｃ０Ｍドライバ回路
３０においても大きな貫通電流が流れるようになる。
このように、第１７Ａ図のＥＣＬバッファ回路には、消
費電力が多く、かつ出力信号の立上がり速度か遅いとい
う問題がある。
費電力が多く、かつ出力信号の立上がり速度か遅いとい
う問題がある。
第１７Ａ図のＥＣＬバッファ回路に第２２図のレベル変
換回路２０ｂまたは第２３図のレベル変換回路２０ｃを
接続した場合にも、上記と同様の問題が存在する。特に
、バイポーラトランジスタの出力段を有する第２２図の
レベル変換回路２０ｂにおいては、上記の問題はより深
刻になる。その理由は、本来オフすべきＰＭＯＳ）ラン
ジスタに流れる電流をバイポーラトランジスタが増幅し
てしまうからである。
換回路２０ｂまたは第２３図のレベル変換回路２０ｃを
接続した場合にも、上記と同様の問題が存在する。特に
、バイポーラトランジスタの出力段を有する第２２図の
レベル変換回路２０ｂにおいては、上記の問題はより深
刻になる。その理由は、本来オフすべきＰＭＯＳ）ラン
ジスタに流れる電流をバイポーラトランジスタが増幅し
てしまうからである。
第１８Ａ図のＥＣＬバッファ回路では、“Ｈ”レベルの
信号を出力するエミッタフォロワトランジスタには電流
が流れないので、第１８Ｂ図に示されるように出力信号
ａは−０，７Ｖ程度までは急速に立上がるが、その後は
非常にゆっくりとほぼ接地電圧（ＯＶ）まで充電される
。
信号を出力するエミッタフォロワトランジスタには電流
が流れないので、第１８Ｂ図に示されるように出力信号
ａは−０，７Ｖ程度までは急速に立上がるが、その後は
非常にゆっくりとほぼ接地電圧（ＯＶ）まで充電される
。
そのため、複数のＥＣＬバッファ回路において一度入力
信号が切換わってから次に入力信号が切換わるまでの時
間が異なる場合には、各ＥＣＬバッファ回路において“
Ｈ”レベルの電位が異なることになる。たとえば、２つ
のＥＣＬバッファ回路内の一方においては直前に入力信
号が切換わり他方は十分に長い時間入力信号が切換わら
なかったものと仮定する。この場合において、２つのＥ
ＣＬバッファ回路に与えられる入力信号が同時に切換わ
ると、それらのＥＣＬバッファ回路の出力信号の切換わ
リタイミングにスキューが生じることになる。ＥＣＬバ
ッファ回路をメモリ回路に応用した場合に、このような
スキューは、アドレスの切換わり時に過渡的に誤って別
のメモリセルか選択される状態を生じる原因となる。そ
のため、アクセス速度を遅くしなければならないという
問題がある。
信号が切換わってから次に入力信号が切換わるまでの時
間が異なる場合には、各ＥＣＬバッファ回路において“
Ｈ”レベルの電位が異なることになる。たとえば、２つ
のＥＣＬバッファ回路内の一方においては直前に入力信
号が切換わり他方は十分に長い時間入力信号が切換わら
なかったものと仮定する。この場合において、２つのＥ
ＣＬバッファ回路に与えられる入力信号が同時に切換わ
ると、それらのＥＣＬバッファ回路の出力信号の切換わ
リタイミングにスキューが生じることになる。ＥＣＬバ
ッファ回路をメモリ回路に応用した場合に、このような
スキューは、アドレスの切換わり時に過渡的に誤って別
のメモリセルか選択される状態を生じる原因となる。そ
のため、アクセス速度を遅くしなければならないという
問題がある。
一方、第１９Ａ図のＥＣＬバッファ回路では、第１９Ｂ
図に示されるように出力信号ａ、ａの“Ｈ”レベルが接
地電圧ＶＣＣと等しいので、その出力信号か与えられる
ＰＭＯ８）ランジスタが十分にオンする。
図に示されるように出力信号ａ、ａの“Ｈ”レベルが接
地電圧ＶＣＣと等しいので、その出力信号か与えられる
ＰＭＯ８）ランジスタが十分にオンする。
しかし、出力信号ａ、ａが与えられる負荷容量か抵抗Ｒ
１，Ｒ２を通して充電されるので、出力信号ａ、ａの波
形かゆるやかに変化する。そのため、次段のレベル変換
回路のスイッチング速度が遅くなる。このスイッチング
速度の遅れは、ＥＣＬバッファ回路の出力振幅を大きく
すればするほど顕著になる。
１，Ｒ２を通して充電されるので、出力信号ａ、ａの波
形かゆるやかに変化する。そのため、次段のレベル変換
回路のスイッチング速度が遅くなる。このスイッチング
速度の遅れは、ＥＣＬバッファ回路の出力振幅を大きく
すればするほど顕著になる。
また、第１９Ａ図のＥＣＬバッファ回路はエミッタフォ
ロワトランジスタを備えていないので、負荷駆動能力が
低いという問題もある。
ロワトランジスタを備えていないので、負荷駆動能力が
低いという問題もある。
第２０Ａ図のＥＣＬバッファ回路も第１９Ａ図のＥＣＬ
バッファ回路と同様に、スイッチング速度が遅く、かつ
負荷駆動能力か低いという問題がある。
バッファ回路と同様に、スイッチング速度が遅く、かつ
負荷駆動能力か低いという問題がある。
上記の従来のＥＣＬバッファ回路の考察から、レベル変
換回路に接続されるＥＣＬバッファ回路に望まれる特性
は次のようになる。
換回路に接続されるＥＣＬバッファ回路に望まれる特性
は次のようになる。
（１） 出力信号の“Ｈ”レベルがそれにより駆動され
るＰＭＯＳトランジスタのしきい値電圧よりも高くなる
こと （２） 出力信号の切換わりか速いこと（３） 負荷駆
動能力か大きいこと （４） サイクルタイムよりも短いある時間経過後の出
力電位か一定であること この発明の目的は、上記の（１）〜（４）の特性を満足
するバッファ回路を提供することである。
るＰＭＯＳトランジスタのしきい値電圧よりも高くなる
こと （２） 出力信号の切換わりか速いこと（３） 負荷駆
動能力か大きいこと （４） サイクルタイムよりも短いある時間経過後の出
力電位か一定であること この発明の目的は、上記の（１）〜（４）の特性を満足
するバッファ回路を提供することである。
［課題を解決するための手段］
この発明に係る半導体集積回路は、複数のバッファ回路
手段、第１の定電流源および第２の定電流源を備える。
手段、第１の定電流源および第２の定電流源を備える。
各バッファ回路手段は、入力信号を受ける入力ノード、
出力信号か導出される出力ノード、第１のトランジスタ
、第１の抵抗手段、第２のトランジスタおよび第３のト
ランジスタを含む。第１のトランジスタは、電圧源と出
力ノードとの間に結合され、制御端子を有する。第１の
抵抗手段は、電圧源と第１のトランジスタの制御端子と
の間に接続される。第２のトランジスタは、第１のトラ
ンジスタの制御端子と第１の定電流源との間に接続され
、入力ノードに接続された制御端子を有する。第３のト
ランジスタは、出力ノードと第２の定電流源との間に接
続され、入力信号と同相の信号を受ける制御端子を有す
る。
出力信号か導出される出力ノード、第１のトランジスタ
、第１の抵抗手段、第２のトランジスタおよび第３のト
ランジスタを含む。第１のトランジスタは、電圧源と出
力ノードとの間に結合され、制御端子を有する。第１の
抵抗手段は、電圧源と第１のトランジスタの制御端子と
の間に接続される。第２のトランジスタは、第１のトラ
ンジスタの制御端子と第１の定電流源との間に接続され
、入力ノードに接続された制御端子を有する。第３のト
ランジスタは、出力ノードと第２の定電流源との間に接
続され、入力信号と同相の信号を受ける制御端子を有す
る。
第１の発明に係る半導体集積回路においては、各バッフ
ァ回路手段か第２の抵抗手段をさらに含む。第２の抵抗
手段は、出力ノードと第１のトランジスタの制御端子と
の間に接続される。
ァ回路手段か第２の抵抗手段をさらに含む。第２の抵抗
手段は、出力ノードと第１のトランジスタの制御端子と
の間に接続される。
第２の発明に係る半導体集積回路においては、各バッフ
ァ回路手段が第２の抵抗手段をさらに含む。第２の抵抗
手段は、出力ノードと、他のバッファ回路手段の第１の
抵抗手段の所定の分割点との間に接続される。
ァ回路手段が第２の抵抗手段をさらに含む。第２の抵抗
手段は、出力ノードと、他のバッファ回路手段の第１の
抵抗手段の所定の分割点との間に接続される。
第３の発明に係る半導体集積回路においては、各バッフ
ァ回路手段は電界効果素子をさらに含む。
ァ回路手段は電界効果素子をさらに含む。
電界効果素子は、出力ノードと第１のトランジスタの制
御端子との間に接続され、他のバッファ回路手段の出力
ノードに接続された制御端子を有する。
御端子との間に接続され、他のバッファ回路手段の出力
ノードに接続された制御端子を有する。
第４の発明に係る半導体集積回路においては、各バッフ
ァ回路手段が電界効果素子をさらに含む。
ァ回路手段が電界効果素子をさらに含む。
電界効果素子は、出力ノードと他のバッファ回路手段の
第１の抵抗手段の所定の分割点との間に接続され、他の
バッファ回路手段の出力ノードに接続された制御端子を
有する。
第１の抵抗手段の所定の分割点との間に接続され、他の
バッファ回路手段の出力ノードに接続された制御端子を
有する。
第５の発明に係る半導体集積回路は、第２の抵抗手段を
さらに備える。第２の抵抗手段は、第１のバッファ回路
手段の出力ノードと第２のバッファ回路手段の出力ノー
ドとの間に接続される。
さらに備える。第２の抵抗手段は、第１のバッファ回路
手段の出力ノードと第２のバッファ回路手段の出力ノー
ドとの間に接続される。
第６の発明に係る半導体集積回路においては、各バッフ
ァ回路手段か電界効果素子をさらに含む。
ァ回路手段か電界効果素子をさらに含む。
電界効果素子は、出力ノードと所定の電圧との間に結合
され、他のバッファ回路手段の出力ノードに接続された
制御端子を有する。
され、他のバッファ回路手段の出力ノードに接続された
制御端子を有する。
［作用コ
各バッファ回路手段において、入力信号に応答して第２
および第３のトランジスタがオンすると、出力信号は電
圧源の電圧に近づくように第１のレベルに変化する。逆
に、入力信号に応答して第２および第３のトランジスタ
がオフすると、出力信号は第１のレベルとは逆の第２の
レベルに変化する。
および第３のトランジスタがオンすると、出力信号は電
圧源の電圧に近づくように第１のレベルに変化する。逆
に、入力信号に応答して第２および第３のトランジスタ
がオフすると、出力信号は第１のレベルとは逆の第２の
レベルに変化する。
第１および第２の発明に係る半導体集積回路においては
、出力信号が第２のレベルから第１のレベルに変化する
場合、出力信号は、まず第１のトランジスタにより所定
の電圧まで急速に変化し、その後は第２の抵抗手段のバ
イパス動作により第１のレベルまで変化する。
、出力信号が第２のレベルから第１のレベルに変化する
場合、出力信号は、まず第１のトランジスタにより所定
の電圧まで急速に変化し、その後は第２の抵抗手段のバ
イパス動作により第１のレベルまで変化する。
第３および第４の半導体集積回路においては、出力信号
が第１のレベルに変化する場合には電界効果素子か低イ
ンピーダンスとなり、出力信号が第２のレベルに変化す
る場合には電界効果素子が高インピーダンスになる。こ
れにより、出力信号が第１のレベルに変化する場合には
電界効果素子のバイパス動作により波形の変化速度を改
善することができる。また、出力信号が第２のレベルに
変化する場合には電界効果素子に流れる電流か小さくな
る。そのため、第１の抵抗手段から見た負荷か小さくな
り、スイッチング速度が速くなる。
が第１のレベルに変化する場合には電界効果素子か低イ
ンピーダンスとなり、出力信号が第２のレベルに変化す
る場合には電界効果素子が高インピーダンスになる。こ
れにより、出力信号が第１のレベルに変化する場合には
電界効果素子のバイパス動作により波形の変化速度を改
善することができる。また、出力信号が第２のレベルに
変化する場合には電界効果素子に流れる電流か小さくな
る。そのため、第１の抵抗手段から見た負荷か小さくな
り、スイッチング速度が速くなる。
第５の発明に係る半導体集積回路においては、出力信号
か第１のレベルに変化する場合に、第２の抵抗手段がバ
イパス動作を行ない、第１のトランジスタに微小電流か
流れる。これにより、ある時間経過後の出力信号のレベ
ルか一定となる。
か第１のレベルに変化する場合に、第２の抵抗手段がバ
イパス動作を行ない、第１のトランジスタに微小電流か
流れる。これにより、ある時間経過後の出力信号のレベ
ルか一定となる。
第６の発明に係る半導体集積回路においては、１つのバ
ッファ回路手段の出力信号が第１のレベルに変化する場
合には、他のバッファ回路手段の出力信号は第２のレベ
ルに変化する。それにより、１つのバッファ回路手段の
電界効果素子が低インピーダンス状態となり、出力信号
が所定の電圧に等しくなる。この場合、他のバッファ回
路手段の電界効果素子は高インピーダンス状態になる。
ッファ回路手段の出力信号が第１のレベルに変化する場
合には、他のバッファ回路手段の出力信号は第２のレベ
ルに変化する。それにより、１つのバッファ回路手段の
電界効果素子が低インピーダンス状態となり、出力信号
が所定の電圧に等しくなる。この場合、他のバッファ回
路手段の電界効果素子は高インピーダンス状態になる。
［実施例コ
以下、この発明の実施例を図面を参照しながら詳細に説
明する。
明する。
第１Ａ図は、この発明の第１の実施例によるＥＣＬバッ
ファ回路の回路図である。
ファ回路の回路図である。
第１Ａ図において、トランジスタＱ１、レベルシフト用
ダイオードＤ１および定電流源Ｃ５Ｉか入力部を構成す
る。抵抗Ｒ１およびトランジスタＱ２か第１のスイッチ
回路を構成し、抵抗Ｒ２およびトランジスタＱ３か第２
のスイッチ回路を構成する。第１のスイッチ回路、第２
のスイッチ回路および定電流源Ｃ５２かカレントスイッ
チ部を構成する。トランジスタＱ４．Ｑ６が第１の出力
回路を構成し、トランジスタＱ５．Ｑ７が第２の出力回
路を構成する。第１の出力回路、第２の出力回路および
定電流源Ｃ８３か出力部を構成する。
ダイオードＤ１および定電流源Ｃ５Ｉか入力部を構成す
る。抵抗Ｒ１およびトランジスタＱ２か第１のスイッチ
回路を構成し、抵抗Ｒ２およびトランジスタＱ３か第２
のスイッチ回路を構成する。第１のスイッチ回路、第２
のスイッチ回路および定電流源Ｃ５２かカレントスイッ
チ部を構成する。トランジスタＱ４．Ｑ６が第１の出力
回路を構成し、トランジスタＱ５．Ｑ７が第２の出力回
路を構成する。第１の出力回路、第２の出力回路および
定電流源Ｃ８３か出力部を構成する。
第１のスイッチ回路および第１の出力回路が第１のバッ
ファ回路手段に相当し、第２のスイッチ回路および第２
の出力回路か第２のバッファ回路手段に相当し、定電流
ｇｃｓ２．Ｃ８３がそれぞれ第１および第２の定電流源
に相当する第１Ａ図のＥＣＬバッファ回路では、ノード
Ｎ４とノードＮ６との間およびノードＮ５とノードＮ７
との間にそれぞれ抵抗Ｒ３およびＲ４がさらに接続され
ている。その他の部分の回路構成は、第１８Ａ図に示さ
れる第２の従来のＥＣＬバッファ回路の構成と同様であ
る。
ファ回路手段に相当し、第２のスイッチ回路および第２
の出力回路か第２のバッファ回路手段に相当し、定電流
ｇｃｓ２．Ｃ８３がそれぞれ第１および第２の定電流源
に相当する第１Ａ図のＥＣＬバッファ回路では、ノード
Ｎ４とノードＮ６との間およびノードＮ５とノードＮ７
との間にそれぞれ抵抗Ｒ３およびＲ４がさらに接続され
ている。その他の部分の回路構成は、第１８Ａ図に示さ
れる第２の従来のＥＣＬバッファ回路の構成と同様であ
る。
なお、トランジスタＱ６はベース中コレクタ電圧が通常
０．２Ｖ以下になると飽和する。そのため、トランジス
タＱ６の飽和を防止するためにレベルシフト用ダイオー
ドＤ１か設けられている。
０．２Ｖ以下になると飽和する。そのため、トランジス
タＱ６の飽和を防止するためにレベルシフト用ダイオー
ドＤ１か設けられている。
次に、第１Ａ図のＥＣＬバッファ回路の動作を第１Ｂ図
の波形図を参照しながら説明する。
の波形図を参照しながら説明する。
ＥＣＬレベルの入力信号Ｖｉｎが“Ｌルーベル（−１，
７Ｖ） から−Ｈ” レベル（−０，９Ｖ）に変化する
と、トランジスタＱ２．Ｑ６のベース電圧（ノードＮ１
の電圧）も“Ｌ”レベルから“Ｈ°レベルに変化する。
７Ｖ） から−Ｈ” レベル（−０，９Ｖ）に変化する
と、トランジスタＱ２．Ｑ６のベース電圧（ノードＮ１
の電圧）も“Ｌ”レベルから“Ｈ°レベルに変化する。
それにより、トランジスタＱ２．Ｑ６はオンし、トラン
ジスタＱ３．Ｑ７はオフする。その結果、トランジスタ
Ｑ４のヘス電圧（ノードＮ４の電圧）はＶＣＣＲ（Ｉ２
＋Ｖ［Ｉ Ｅ ／Ｒｓ ）で表わされる“Ｌ”レベルと
なる。ここて、Ｒ１およびＲ３それぞれ抵抗Ｒ１および
抵抗Ｒ３の抵抗値である。１２は定電流源Ｃ５２に流れ
る電流であり、ＶＢＥはＮＰＮトランジスタのベース・
エミッタ間電圧である。
ジスタＱ３．Ｑ７はオフする。その結果、トランジスタ
Ｑ４のヘス電圧（ノードＮ４の電圧）はＶＣＣＲ（Ｉ２
＋Ｖ［Ｉ Ｅ ／Ｒｓ ）で表わされる“Ｌ”レベルと
なる。ここて、Ｒ１およびＲ３それぞれ抵抗Ｒ１および
抵抗Ｒ３の抵抗値である。１２は定電流源Ｃ５２に流れ
る電流であり、ＶＢＥはＮＰＮトランジスタのベース・
エミッタ間電圧である。
したがって、ノードＮ６からの出力信号ａ （Ｎ。
Ｒ出力）はＶ。ｃ−Ｒ，−１２−（１＋Ｒ／Ｒ３）・Ｖ
ＢＥで表わされる“Ｌ”レベルとなる。
ＢＥで表わされる“Ｌ”レベルとなる。
また、抵抗Ｒ２，Ｒ４には電流か流れないので、トラン
ジスタＱ５のベース電圧（ノードＮ５の電圧）とエミッ
タ電圧（ノードＮ７の電圧）はぼはＶｏｃで表わされる
“Ｈ”レベルとなる。したがって、ノードＮ７からの出
力信号ａ（ＯＲＩ＋１カ）はＶＣＣで表わされる“Ｈ”
レベルとなる。
ジスタＱ５のベース電圧（ノードＮ５の電圧）とエミッ
タ電圧（ノードＮ７の電圧）はぼはＶｏｃで表わされる
“Ｈ”レベルとなる。したがって、ノードＮ７からの出
力信号ａ（ＯＲＩ＋１カ）はＶＣＣで表わされる“Ｈ”
レベルとなる。
第１Ｂ図に示されるように、出力信号ａは、“Ｌ”レベ
ルの電位から−０，８Ｖまではエミッタフォロワトラン
ジスタＱ５により急速に立上がり、その後はバイパス用
の抵抗Ｒ４によりゆるやかに立上がる。このバイパス用
の抵抗Ｒ４による立上がり時間は、抵抗Ｒ４の抵抗値に
よって決めることかできる。
ルの電位から−０，８Ｖまではエミッタフォロワトラン
ジスタＱ５により急速に立上がり、その後はバイパス用
の抵抗Ｒ４によりゆるやかに立上がる。このバイパス用
の抵抗Ｒ４による立上がり時間は、抵抗Ｒ４の抵抗値に
よって決めることかできる。
入力信号Ｖｉｎが“Ｈ” レベル（−０，９Ｖ）から“
Ｌ”レベル（−１，７Ｖ）に変化すると、ノードＮ１の
電圧か“Ｈ”レベルから”Ｌ”レベルに変化する。それ
により、トランジスタＱ２Ｑ６はオフし、トランジスタ
Ｑ３．Ｑ７はオンする。
Ｌ”レベル（−１，７Ｖ）に変化すると、ノードＮ１の
電圧か“Ｈ”レベルから”Ｌ”レベルに変化する。それ
により、トランジスタＱ２Ｑ６はオフし、トランジスタ
Ｑ３．Ｑ７はオンする。
抵抗Ｒ１，Ｒ３には電流が流れないので、ノードＮ４の
電圧およびノードＮ６の電圧はほぼＶｃ。で表わされる
“Ｈ“レベルとなる。したかって、ノードＮ６からの出
力信号子はＶ。。で表わされる“Ｈ”レベルとなる。
電圧およびノードＮ６の電圧はほぼＶｃ。で表わされる
“Ｈ“レベルとなる。したかって、ノードＮ６からの出
力信号子はＶ。。で表わされる“Ｈ”レベルとなる。
また、ノードＮ５の電圧はＶｃｃ Ｒ２・ （Ｉ２
＋ Ｖａ Ｅ ／Ｒ４）で表わされる“Ｌ”レベルとな
る。ここで、Ｒ２およびＲ４はそれぞれ抵抗Ｒ２および
Ｒ４の抵抗値である。したかって、ノードＮ７からの出
力信号ａはＶ。ＣＲ２・Ｉ２（１＋Ｒ２／Ｒａ ）
・ＶＢＥで表わされる“Ｌ”レベルとなる。
＋ Ｖａ Ｅ ／Ｒ４）で表わされる“Ｌ”レベルとな
る。ここで、Ｒ２およびＲ４はそれぞれ抵抗Ｒ２および
Ｒ４の抵抗値である。したかって、ノードＮ７からの出
力信号ａはＶ。ＣＲ２・Ｉ２（１＋Ｒ２／Ｒａ ）
・ＶＢＥで表わされる“Ｌ”レベルとなる。
第２Ａ図はこの発明の第２の実施例によるＥＣＬバッフ
ァ回路の回路図であり、第２Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
ァ回路の回路図であり、第２Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
第２Ａ図のＥＣＬバッファ回路か第１′Ａ図のＥＣＬバ
ッファ回路と異なるのは、抵抗Ｒ１，Ｒ２の代わりに抵
抗Ｒ５，Ｒ６，Ｒ７が設けられている点である。抵抗Ｒ
５の一方の端子は接地端子に接続されている。抵抗Ｒ５
の他方の端子とノードＮ４との間に抵抗Ｒ６か接続され
、抵抗Ｒ５の他方の端子とノードＮ５との間に抵抗Ｒ７
が接続されている。
ッファ回路と異なるのは、抵抗Ｒ１，Ｒ２の代わりに抵
抗Ｒ５，Ｒ６，Ｒ７が設けられている点である。抵抗Ｒ
５の一方の端子は接地端子に接続されている。抵抗Ｒ５
の他方の端子とノードＮ４との間に抵抗Ｒ６か接続され
、抵抗Ｒ５の他方の端子とノードＮ５との間に抵抗Ｒ７
が接続されている。
第２Ａ図のＥＣＬバッファ回路においては、第２Ｂ図の
波形図に示されるように、第１Ａ図のＥＣＬバッファ回
路に比べて“Ｈ”レベルの出力信号の電位が低くなって
いる。”Ｈ”レベルの出力信号の最終的な電位がそれに
より駆動されるＰＭＯＳトランジスタのしきい値電圧よ
りも高ければ十分であるので、第２Ａ図のＥＣＬバッフ
ァ回路では、最終的な電位か−０，６ｖに設定されてい
る。この電位は抵抗Ｒ５〜Ｒ７の抵抗値によって決める
ことができる。
波形図に示されるように、第１Ａ図のＥＣＬバッファ回
路に比べて“Ｈ”レベルの出力信号の電位が低くなって
いる。”Ｈ”レベルの出力信号の最終的な電位がそれに
より駆動されるＰＭＯＳトランジスタのしきい値電圧よ
りも高ければ十分であるので、第２Ａ図のＥＣＬバッフ
ァ回路では、最終的な電位か−０，６ｖに設定されてい
る。この電位は抵抗Ｒ５〜Ｒ７の抵抗値によって決める
ことができる。
第２Ａ図の実施例では、出力信号ａ、 ａ振幅が小さ
いので、スイッチング速度の高速化が図られる。たたし
、エミッタフォロワトランジスタＱ４゜Ｑ５により充電
される領域か小さくなるため、出力信号がＰＭＯＳトラ
ンジスタのしきい値よりも高い電位に充電されるまでに
要する時間はそれほど短くない。
いので、スイッチング速度の高速化が図られる。たたし
、エミッタフォロワトランジスタＱ４゜Ｑ５により充電
される領域か小さくなるため、出力信号がＰＭＯＳトラ
ンジスタのしきい値よりも高い電位に充電されるまでに
要する時間はそれほど短くない。
第３Ａ図はこの発明の第３の実施例によるＥＣＬバッフ
ァ回路の回路図であり、第３Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
ァ回路の回路図であり、第３Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
第３Ａ図のＥＣＬバッファ回路が第１Ａ図のＥＣＬバッ
ファ回路と異なるのは、抵抗Ｒ１〜Ｒ４に代えて抵抗Ｒ
８〜Ｒ１３が設けられている点である。抵抗Ｒ８および
抵抗ＲＩＯがそれらの間にノードＮ８を介して接地端子
とノードＮ４との間に直列に接続され、抵抗Ｒ９および
Ｒ１１がそれらの間にノードＮ９を介して接地端子とノ
ードＮ５との間に接続されている。抵抗Ｒ１２はノード
Ｎ６とノードＮ９との間に接続され、抵抗Ｒ１３はノー
ドＮ７とノードＮ８との間に接続されている。
ファ回路と異なるのは、抵抗Ｒ１〜Ｒ４に代えて抵抗Ｒ
８〜Ｒ１３が設けられている点である。抵抗Ｒ８および
抵抗ＲＩＯがそれらの間にノードＮ８を介して接地端子
とノードＮ４との間に直列に接続され、抵抗Ｒ９および
Ｒ１１がそれらの間にノードＮ９を介して接地端子とノ
ードＮ５との間に接続されている。抵抗Ｒ１２はノード
Ｎ６とノードＮ９との間に接続され、抵抗Ｒ１３はノー
ドＮ７とノードＮ８との間に接続されている。
第３Ａ図の実施例では、出力信号の″Ｈ″レベルへの立
上がり時間が第２Ａ図の実施例よりも改善される。
上がり時間が第２Ａ図の実施例よりも改善される。
第３Ｂ図に示されるように、出力信号ａは、“Ｌ“レベ
ルの電位から−０，８Ｖまてはエミッタフォロワトラン
ジスタＱ５により急速に立上がる。しかも、“Ｈ“レベ
ルの出力信号の最終的な電位は、抵抗Ｒ８〜Ｒ１３の抵
抗値を変えることにより任意の値に設定することができ
る。
ルの電位から−０，８Ｖまてはエミッタフォロワトラン
ジスタＱ５により急速に立上がる。しかも、“Ｈ“レベ
ルの出力信号の最終的な電位は、抵抗Ｒ８〜Ｒ１３の抵
抗値を変えることにより任意の値に設定することができ
る。
したがって、第３Ａ図の実施例によれば、出力信号の“
Ｈ″レベルＰＭＯＳトランジスタのしきい値電圧よりも
高くかつスイッチイング速度が高速化される。
Ｈ″レベルＰＭＯＳトランジスタのしきい値電圧よりも
高くかつスイッチイング速度が高速化される。
第４Ａ図はこの発明の第４の実施例によるＥＣＬバッフ
ァ回路の回路図であり、第４Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
ァ回路の回路図であり、第４Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
第４Ａ図のＥＣＬバッファ回路か第１Ａ図のＥＣＬバッ
ファ回路と異なるのは、抵抗Ｒ３Ｒ４に代えてＰＭＯＳ
トランジスタＱｌｌ、Ｑ１２が設けられている点である
。トランジスタＱ１１はノードＮ４とノードＮ６との間
に接続され、そのゲートはノードＮ７に接続されている
。トランジスタＱ１２はノードＮ５とノードＮ７との間
に接続され、そのゲートはノードＮ６に接続されている
。
ファ回路と異なるのは、抵抗Ｒ３Ｒ４に代えてＰＭＯＳ
トランジスタＱｌｌ、Ｑ１２が設けられている点である
。トランジスタＱ１１はノードＮ４とノードＮ６との間
に接続され、そのゲートはノードＮ７に接続されている
。トランジスタＱ１２はノードＮ５とノードＮ７との間
に接続され、そのゲートはノードＮ６に接続されている
。
第４Ａ図の実施例では、第４Ｂ図の波形図に示されるよ
うに、エミッタフォロワトランジスタＱ４またはＱ５が
オフした後の出力信号の立上がりが、出力信号の立下が
りを遅らせることなく、速くなる。その理由を以下に説
明する。
うに、エミッタフォロワトランジスタＱ４またはＱ５が
オフした後の出力信号の立上がりが、出力信号の立下が
りを遅らせることなく、速くなる。その理由を以下に説
明する。
第１Ａ図の実施例において、エミッタフォロワトランジ
スタＱ４またはＱ５がオフした後の出力信号の立上がり
を速くするためにバイパス用の抵抗Ｒ３，Ｒ４の抵抗値
を小さい値に設定する場合を考える。この場合、たとえ
ば、出力信号ａか“Ｌルベルから“Ｈ”レベルに切換わ
るときにエミッタフォロワトランジスタＱ５のベース・
エミッタ間電圧が０，８ｖになるようにバイパス用の抵
抗Ｒ４に電流が流れる。０．８Ｖのベース・エミッタ間
電圧は、トランジスタＱ５がオン状態を維持するために
必要な電圧である。抵抗Ｒ４の抵抗値が小さいと、抵抗
Ｒ４に流れる電流か大きくなり、これによりバイポーラ
トランジスタの見かけ上の電流増幅率が低下する。その
結果、負荷抵抗Ｒ２から見た見かけ上の負荷容量か大き
くなり、ＥＣＬバッファ回路自身のスイッチンク速度は
遅くなるという問題がある。
スタＱ４またはＱ５がオフした後の出力信号の立上がり
を速くするためにバイパス用の抵抗Ｒ３，Ｒ４の抵抗値
を小さい値に設定する場合を考える。この場合、たとえ
ば、出力信号ａか“Ｌルベルから“Ｈ”レベルに切換わ
るときにエミッタフォロワトランジスタＱ５のベース・
エミッタ間電圧が０，８ｖになるようにバイパス用の抵
抗Ｒ４に電流が流れる。０．８Ｖのベース・エミッタ間
電圧は、トランジスタＱ５がオン状態を維持するために
必要な電圧である。抵抗Ｒ４の抵抗値が小さいと、抵抗
Ｒ４に流れる電流か大きくなり、これによりバイポーラ
トランジスタの見かけ上の電流増幅率が低下する。その
結果、負荷抵抗Ｒ２から見た見かけ上の負荷容量か大き
くなり、ＥＣＬバッファ回路自身のスイッチンク速度は
遅くなるという問題がある。
第４Ａ図の実施例では、ＰＭＯ５）ランジスタＱ１１．
Ｑ１２の各々は、反対側の出力ノードから“Ｌ”レベル
の信号か出力されているときに低インピーダンスとなり
、反対側の出力ノードから”Ｈ”レベルの信号が出力さ
れているときには高インピーダンスとなる。これにより
、出力信号の立下がりを遅らせることなく、エミッタフ
ォロワトランジスタかオフした後の出力信号の立上がり
を速くすることができる。
Ｑ１２の各々は、反対側の出力ノードから“Ｌ”レベル
の信号か出力されているときに低インピーダンスとなり
、反対側の出力ノードから”Ｈ”レベルの信号が出力さ
れているときには高インピーダンスとなる。これにより
、出力信号の立下がりを遅らせることなく、エミッタフ
ォロワトランジスタかオフした後の出力信号の立上がり
を速くすることができる。
第５Ａ図はこの発明の第５の実施例によるＥＣＬバッフ
ァ回路の回路図であり、第５Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
ァ回路の回路図であり、第５Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
第５Ａ図のＥＣＬバッファ回路か第４Ａ図のＥＣＬバッ
ファ回路と異なるのは、第２Ａ図の実施例と同様に抵抗
ＲＩ Ｒ２に代えてＲ５−Ｒ７が設けられている点で
ある。
ファ回路と異なるのは、第２Ａ図の実施例と同様に抵抗
ＲＩ Ｒ２に代えてＲ５−Ｒ７が設けられている点で
ある。
第５Ｂ図に示されるように、第５Ａ図の実施例では、第
２Ａ図の実施例と同様に、出力信号の振幅が小さくなっ
ている。これにより、第４Ａ図の実施例に比べてスイッ
チイング速度が速くなる。
２Ａ図の実施例と同様に、出力信号の振幅が小さくなっ
ている。これにより、第４Ａ図の実施例に比べてスイッ
チイング速度が速くなる。
なお、第５Ａ図の実施例の動作は第４Ａ図の実施例の動
作と同様である。
作と同様である。
第６Ａ図はこの発明の第６の実施例によるＥＣＬバッフ
ァ回路の回路図であり、第６Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
ァ回路の回路図であり、第６Ｂ図はそのＥＣＬバッファ
回路における入力信号および出力信号の波形図である。
第６Ａ図のＥＣ５８９７７回路が第４Ａ図のＥＣ５８９
７７回路と異なるのは、第３Ａ図の実施例と同様に抵抗
Ｒ１，Ｒ２に代えて抵抗Ｒ８〜Ｒ１１を設けた点である
。トランジスタＱｌｌはノードＮ６とノードＮ９との間
に接続され、そのゲートはノードＮ７に接続されている
。トランジスタＱ１２はノードＮ７とノードＮ８との間
に接続され、そのゲートはノードＮ６に接続されている
。
７７回路と異なるのは、第３Ａ図の実施例と同様に抵抗
Ｒ１，Ｒ２に代えて抵抗Ｒ８〜Ｒ１１を設けた点である
。トランジスタＱｌｌはノードＮ６とノードＮ９との間
に接続され、そのゲートはノードＮ７に接続されている
。トランジスタＱ１２はノードＮ７とノードＮ８との間
に接続され、そのゲートはノードＮ６に接続されている
。
第６Ａ図の実施例では、第３Ａ図の実施例と同様に、出
力信号が“Ｌ″レベル電位から−０゜８ｖまではエミッ
タフォロワトランジスタにより急速に立上がる（第６Ｂ
図参照）。しかも、第４Ａ図および第５Ａ図の実施例と
同様に、出力信号の立下がりを遅らせることなく、エミ
ッタフォロワトランジスタがオフした後の出力信号の立
上がりを速くすることができる。
力信号が“Ｌ″レベル電位から−０゜８ｖまではエミッ
タフォロワトランジスタにより急速に立上がる（第６Ｂ
図参照）。しかも、第４Ａ図および第５Ａ図の実施例と
同様に、出力信号の立下がりを遅らせることなく、エミ
ッタフォロワトランジスタがオフした後の出力信号の立
上がりを速くすることができる。
第６Ａ図の実施例の基本的な動作は第４Ａ図の実施例の
動作と同様である。
動作と同様である。
第７Ａ図はこの発明の第７の実施例によるＥＣ５８９７
７回路の回路図であり、第７Ｂ図はそのＥＣ５８９７７
回路における入力信号および出力信号の波形図である。
７回路の回路図であり、第７Ｂ図はそのＥＣ５８９７７
回路における入力信号および出力信号の波形図である。
第７Ａ図のＥＣ５８９７７回路が第１Ａ図のＥＣ５８９
７７回路と異なるのは、抵抗Ｒ３，Ｒ４に代えて抵抗Ｒ
１４が設けられている点である。
７７回路と異なるのは、抵抗Ｒ３，Ｒ４に代えて抵抗Ｒ
１４が設けられている点である。
抵抗Ｒ１４はノードＮ６とノードＮ７との間に接続され
ている。
ている。
第７Ａ図の実施例では、相補な出力信号が導出される２
つの出力ノードＮ６．Ｎ７間にバイパス用の抵抗Ｒ１４
を接続することにより、“Ｈ”レベルを出力するエミッ
タフォロワトランジスタが完全にはオフしないようにな
る。そのため、Ｈ”レベルの出力信号を導出するエミッ
タフォロワトランジスタに微小電流が流れ、それにより
出力信号のレベルが上がりすぎることが回避される。し
たがって、第７Ｂ図に示されるように、ある時間経過後
の出力電位が一定となる。
つの出力ノードＮ６．Ｎ７間にバイパス用の抵抗Ｒ１４
を接続することにより、“Ｈ”レベルを出力するエミッ
タフォロワトランジスタが完全にはオフしないようにな
る。そのため、Ｈ”レベルの出力信号を導出するエミッ
タフォロワトランジスタに微小電流が流れ、それにより
出力信号のレベルが上がりすぎることが回避される。し
たがって、第７Ｂ図に示されるように、ある時間経過後
の出力電位が一定となる。
たとえば、通常のオン状態（ベース・エミッタ間電圧が
０．８Ｖ）において１ｍＡの電流が流れるトランジスタ
の場合に、出力信号の“Ｈ″レベル−０，６ｖで一定に
なるようにするためには、“Ｈ”レベルの出力信号を導
出するトランジスタに負荷として約１μＡの電流が流れ
るようにパラメータを設定すればよい。
０．８Ｖ）において１ｍＡの電流が流れるトランジスタ
の場合に、出力信号の“Ｈ″レベル−０，６ｖで一定に
なるようにするためには、“Ｈ”レベルの出力信号を導
出するトランジスタに負荷として約１μＡの電流が流れ
るようにパラメータを設定すればよい。
第７Ａ図の実施例によれば、第１８Ａ図に示される第２
の従来のＥＣ５８９７７回路に１つの抵抗を追加するた
けで出力信号の振幅が小さくなり、しかも短い時間で出
力信号の“Ｈルベルが安定する。
の従来のＥＣ５８９７７回路に１つの抵抗を追加するた
けで出力信号の振幅が小さくなり、しかも短い時間で出
力信号の“Ｈルベルが安定する。
第８Ａ図はこの発明の第８の実施例によるＥＣ５８９７
７回路の回路図であり、第８Ｂ図はそのＥＣ５８９７７
回路における入力信号および出力信号の波形図である。
７回路の回路図であり、第８Ｂ図はそのＥＣ５８９７７
回路における入力信号および出力信号の波形図である。
第８Ａ図のＥＣ５８９７７回路が第１Ａ図のＥＣ５８９
７７回路と異なるのは、抵抗Ｒ３，Ｒ４に代えてＰＭＯ
ＳトランジスタＱ１３．Ｑ１４が設けられている点であ
る。トランジスタＱ１３は接地端子とノードＮ７との間
に接続され、そのゲートはノードＮ６に接続されている
。トランジスタＱ１４は接地端子とノードＮ６との間に
接続され、そのゲートはノードＮ７に接続されている。
７７回路と異なるのは、抵抗Ｒ３，Ｒ４に代えてＰＭＯ
ＳトランジスタＱ１３．Ｑ１４が設けられている点であ
る。トランジスタＱ１３は接地端子とノードＮ７との間
に接続され、そのゲートはノードＮ６に接続されている
。トランジスタＱ１４は接地端子とノードＮ６との間に
接続され、そのゲートはノードＮ７に接続されている。
ＰＭＯＳ）ランジスタＱ１３．Ｑ１４は可変インピーダ
ンスとして働く。たとえば、ノードＮ７からの出力信号
ａが“Ｈ″レベルあるときには、ノードＮ６からの出力
信号Ｔは“Ｌ”レベルである。したがって、トランジス
タＱ１４は高インピーダンス状態になり、トランジスタ
０１３は低インピーダンス状態になる。その結果、出力
信号ａの“Ｈ”レベルは、第８Ｂ図に示されるように、
はぼ接地電圧Ｖ。Ｃに等しくなる。一方、トランジスタ
Ｑ１４は高インピーダンス状態であるので、出力信号子
は接地端子の電圧に影響されない。
ンスとして働く。たとえば、ノードＮ７からの出力信号
ａが“Ｈ″レベルあるときには、ノードＮ６からの出力
信号Ｔは“Ｌ”レベルである。したがって、トランジス
タＱ１４は高インピーダンス状態になり、トランジスタ
０１３は低インピーダンス状態になる。その結果、出力
信号ａの“Ｈ”レベルは、第８Ｂ図に示されるように、
はぼ接地電圧Ｖ。Ｃに等しくなる。一方、トランジスタ
Ｑ１４は高インピーダンス状態であるので、出力信号子
は接地端子の電圧に影響されない。
このように、第８Ａ図の実施例によれば、“Ｈ”レベル
の出力信号の電圧を短時間でほぼ接地電圧Ｖｃｃまで立
上げることができる。
の出力信号の電圧を短時間でほぼ接地電圧Ｖｃｃまで立
上げることができる。
第９Ａ図はこの発明の第９の実施例によるＥＣ５８９７
７回路の回路図であり、第９Ｂ図はそのＥＣ５８９７７
回路における入力信号および出力信号の波形図である。
７回路の回路図であり、第９Ｂ図はそのＥＣ５８９７７
回路における入力信号および出力信号の波形図である。
第９Ａ図のＥＣＬバッファ回路が第８Ａ図のＥＣＬバッ
ファ回路と異なるのは、トランジスタＱ１３、Ｑ１４の
ソースが接地端子に接続される代わりに、それらが接地
電圧ＶＣＣよりも少し低い電位ＶＣＬを受ける端子に接
続されている点である。
ファ回路と異なるのは、トランジスタＱ１３、Ｑ１４の
ソースが接地端子に接続される代わりに、それらが接地
電圧ＶＣＣよりも少し低い電位ＶＣＬを受ける端子に接
続されている点である。
第９Ａ図の実施例では、第９Ｂ図の波形図に示されるよ
うに、出力信号の“Ｈ”レベルが電位Ｖ。、にほぼ等し
くなる。これにより、出力信号の振幅が小さくなり、ス
イッチイング速度が改善される。
うに、出力信号の“Ｈ”レベルが電位Ｖ。、にほぼ等し
くなる。これにより、出力信号の振幅が小さくなり、ス
イッチイング速度が改善される。
第１０図はこの発明の第１０の実施例にょるＥＣＬバッ
ファ回路の回路図である。
ファ回路の回路図である。
第１０図のＥＣＬバッファ回路が第１Ａ図のＥＣＬバッ
ファ回路と異なるのは、次の点である。
ファ回路と異なるのは、次の点である。
トランジスタＱ２のベースかレベルシフト用ダイオード
Ｄ１のアノードに接続されている。トランジスタＱ３の
ベースは第１の基準電圧ｖｌ１１ａ’ｌを受け、トラン
ジスタＱ３のベースは第２の基準電圧ｖ８１１１２を受
ける。ここで、第１の基準電圧Ｖ［１８１はトランジス
タＱ２のベース電圧の“Ｈ”レベルと“Ｌ”レベルとの
中間電圧に設定され、第２の基準電圧Ｖ８８２はトラン
ジスタＱ６のベース電圧の“Ｈ”レベルと“Ｌルベルと
の中間電圧に設定されている。したがって、ＶＢ’［１
２−Ｖ８已１−Ｖ８Ｅの関係がある。
Ｄ１のアノードに接続されている。トランジスタＱ３の
ベースは第１の基準電圧ｖｌ１１ａ’ｌを受け、トラン
ジスタＱ３のベースは第２の基準電圧ｖ８１１１２を受
ける。ここで、第１の基準電圧Ｖ［１８１はトランジス
タＱ２のベース電圧の“Ｈ”レベルと“Ｌ”レベルとの
中間電圧に設定され、第２の基準電圧Ｖ８８２はトラン
ジスタＱ６のベース電圧の“Ｈ”レベルと“Ｌルベルと
の中間電圧に設定されている。したがって、ＶＢ’［１
２−Ｖ８已１−Ｖ８Ｅの関係がある。
トランジスタＱ２．Ｑ３のコレクタ電圧は、トランジス
タＱ６．Ｑ７のコレクタ電圧よりもそれぞれトランジス
タＱ４．Ｑ５のベース・エミッタ間電圧（０，８Ｖ）た
け高くなる。そのため、トランジスタＱ２．Ｑ３のベー
ス電圧をトランジスタＱ６．Ｑ７のベース電圧よりも高
い電圧に設定してもトランジスタＱ２．ＱＢは飽和しな
い。
タＱ６．Ｑ７のコレクタ電圧よりもそれぞれトランジス
タＱ４．Ｑ５のベース・エミッタ間電圧（０，８Ｖ）た
け高くなる。そのため、トランジスタＱ２．Ｑ３のベー
ス電圧をトランジスタＱ６．Ｑ７のベース電圧よりも高
い電圧に設定してもトランジスタＱ２．ＱＢは飽和しな
い。
たとえば、第１の基準電圧ｖ［Ｖａ １は−２，１■に
設定され、第２の基準電圧ＶＢＢ２は−２゜９Ｖに設定
される。入力信号Ｖｉｎが一〇、８Ｖであるとき、トラ
ンジスタＱ２のベース電圧は１．６Ｖであり、トランジ
スタＱ６のベース電圧は−２，４Ｖである。また、ノー
ドＮ４の電圧は−１，２Ｖであり、ノードＮ６の電圧は
−２，０■である。このとき、ノードＮ５．Ｎ７の電圧
は０■である。
設定され、第２の基準電圧ＶＢＢ２は−２゜９Ｖに設定
される。入力信号Ｖｉｎが一〇、８Ｖであるとき、トラ
ンジスタＱ２のベース電圧は１．６Ｖであり、トランジ
スタＱ６のベース電圧は−２，４Ｖである。また、ノー
ドＮ４の電圧は−１，２Ｖであり、ノードＮ６の電圧は
−２，０■である。このとき、ノードＮ５．Ｎ７の電圧
は０■である。
第１０図の一実施例によれば、トランジスタＱ２゜Ｑ３
のベース電圧が高く設定されているので、電源電圧ＶＥ
Ｅを高くしても、定電流源ＣＳ２内のトランジスタが飽
和しない。ＥＣＬの規格では、ＶＥ Ｅ は−５，２Ｖ
ｔたは−４，５Ｖであるが、第１０図の実施例では、電
源電圧ＶＥＥを−５゜２Ｖおよび−４，５Ｖのいずれに
も設定することが可能となる。
のベース電圧が高く設定されているので、電源電圧ＶＥ
Ｅを高くしても、定電流源ＣＳ２内のトランジスタが飽
和しない。ＥＣＬの規格では、ＶＥ Ｅ は−５，２Ｖ
ｔたは−４，５Ｖであるが、第１０図の実施例では、電
源電圧ＶＥＥを−５゜２Ｖおよび−４，５Ｖのいずれに
も設定することが可能となる。
このように、第１０図の実施例では、動作電圧範囲が広
くなる。なお、第１０図の実施例の動作は第１Ａ図の実
施例の動作と同様である。
くなる。なお、第１０図の実施例の動作は第１Ａ図の実
施例の動作と同様である。
第１１図はこの発明の第１１の実施例によるＥＣＬバッ
ファ回路の回路図である。
ファ回路の回路図である。
第１１図のＥＣＬバッファ回路では、第１Ａ図のＥＣＬ
バッファ回路の抵抗Ｒ１〜Ｒ４が、ＰＭＯＳトランジス
タＱ１５〜Ｑ１８のオン抵抗で置換えられている。ＰＭ
ＯＳトランジスタＱ１５〜Ｑ１８のゲートは電源端子に
接続されている。
バッファ回路の抵抗Ｒ１〜Ｒ４が、ＰＭＯＳトランジス
タＱ１５〜Ｑ１８のオン抵抗で置換えられている。ＰＭ
ＯＳトランジスタＱ１５〜Ｑ１８のゲートは電源端子に
接続されている。
第１１図の実施例の動作は、第１Ａ図の実施例の動作と
同様である。
同様である。
この発明は以下に示すように、多入力のＥＣＬバッファ
回路にも適用することが可能である。
回路にも適用することが可能である。
第１２Ａ図はこの発明の第１２の実施例によるＥＣＬバ
ッファ回路の回路図である。この実施例は、第１Ａ図の
実施例を多入力のＥＣＬバッファ回路に拡張した場合の
例である。
ッファ回路の回路図である。この実施例は、第１Ａ図の
実施例を多入力のＥＣＬバッファ回路に拡張した場合の
例である。
第１２Ａ図のＥＣＬバッファ回路は、３つのバッファ回
路１０１，１０２，１０３および第１および第２の定電
流源Ｃ５３１，Ｃ５３２を含む。
路１０１，１０２，１０３および第１および第２の定電
流源Ｃ５３１，Ｃ５３２を含む。
バッファ回路１０１，１０２．１０３の各々は、抵抗Ｒ
３１，Ｒ３２およびトランジスタ０３１〜Ｑ３３を含む
。トランジスタＱ３１のコレクタは接地端子に接続され
、エミッタは出力ノードＮ３２に接続される。抵抗Ｒ３
１は接地端子とトランジスタＱ３１のベースとの間に接
続される。抵抗Ｒ３２はトランジスタＱ３１のベースと
エミッタとの間に接続される。トランジスタＱ３２のベ
ースは入力ノードＮ３１に接続され、コレクタはトラン
ジスタＱ３１のベースに接続され、エミッタは第１の定
電流源ＣＳ ３１に接続される。トランジスタ０３３の
ベースは入力ノードＮ３１に接続され、コレクタは出力
ノードＮ３２に接続され、エミッタは第２の定電流源Ｃ
５３２に接続される。
３１，Ｒ３２およびトランジスタ０３１〜Ｑ３３を含む
。トランジスタＱ３１のコレクタは接地端子に接続され
、エミッタは出力ノードＮ３２に接続される。抵抗Ｒ３
１は接地端子とトランジスタＱ３１のベースとの間に接
続される。抵抗Ｒ３２はトランジスタＱ３１のベースと
エミッタとの間に接続される。トランジスタＱ３２のベ
ースは入力ノードＮ３１に接続され、コレクタはトラン
ジスタＱ３１のベースに接続され、エミッタは第１の定
電流源ＣＳ ３１に接続される。トランジスタ０３３の
ベースは入力ノードＮ３１に接続され、コレクタは出力
ノードＮ３２に接続され、エミッタは第２の定電流源Ｃ
５３２に接続される。
バッファ回路１０１，１０２，１０３の入力ノードＮ３
１はそれぞれ第１、第２および第３の入力信号Ｖｉｎｌ
、Ｖｉｎ２．Ｖｉｎ３を受ける。
１はそれぞれ第１、第２および第３の入力信号Ｖｉｎｌ
、Ｖｉｎ２．Ｖｉｎ３を受ける。
バッファ回路１０１，１０２，１０３の出力ノードＮ３
２からはそれぞれ出力信号ａ１． ａ２． ａ３が
取出される。
２からはそれぞれ出力信号ａ１． ａ２． ａ３が
取出される。
たとえば、第１の入力信号Ｖｉｎｌの電位が第２および
第３の入力信号Ｖｉｎ２．Ｖｉｎ３の電位よりも高くな
ると、バッファ回路１０１内のトランジスタＱ３２．Ｑ
３３かオンし、出力信号ａ１は“Ｌ”レベルとなる。こ
のとき、出力信号ａ２、ａ３は“Ｈ”レベルとなる。
第３の入力信号Ｖｉｎ２．Ｖｉｎ３の電位よりも高くな
ると、バッファ回路１０１内のトランジスタＱ３２．Ｑ
３３かオンし、出力信号ａ１は“Ｌ”レベルとなる。こ
のとき、出力信号ａ２、ａ３は“Ｈ”レベルとなる。
なお、バッファ回路１０１．１０２ １０３の各々の詳
細な動作は、第１図の実施例の動作と同様である。
細な動作は、第１図の実施例の動作と同様である。
第１２Ｂ図は、この発明の第１３の好ましくは実施例に
よるＥＣＬバッファ回路の回路図である。
よるＥＣＬバッファ回路の回路図である。
この実施例は、第４Ａ図の実施例を多入力のＥＣＬバッ
ファ回路に拡張した場合の例である。
ファ回路に拡張した場合の例である。
第１２Ｂ図のＥＣＬバッファ回路において、３つのバッ
ファ回路１０１，１０２，１０３の各々は、第１２Ａ図
に示される抵抗Ｒ３２に代えてＰＭＯＳ）ランジスタＱ
３４．Ｑ３５を含む。トランジスタＱ３４．Ｑ３５はト
ランジスタＱ３１のベースとエミッタとの間に接続され
る。バッファ回路１０１，１０２内のトランジスタＱ３
４のゲートはバッファ回路１０３の出力ノードＮ３２に
接続される。バッファ回路１０３内のトランジスタＱ３
４のゲートはバッファ回路１０２の出力ノードＮ３２に
接続される。バッファ回路１０１内のトランジスタＱ３
５のゲートはバッファ回路１０２の出力ノードＮ３２に
接続される。バッファ１０２．１０３内のトランジスタ
Ｑ３５のゲートはバッファ回路１０１の出力ノードＮ３
２に接続される。
ファ回路１０１，１０２，１０３の各々は、第１２Ａ図
に示される抵抗Ｒ３２に代えてＰＭＯＳ）ランジスタＱ
３４．Ｑ３５を含む。トランジスタＱ３４．Ｑ３５はト
ランジスタＱ３１のベースとエミッタとの間に接続され
る。バッファ回路１０１，１０２内のトランジスタＱ３
４のゲートはバッファ回路１０３の出力ノードＮ３２に
接続される。バッファ回路１０３内のトランジスタＱ３
４のゲートはバッファ回路１０２の出力ノードＮ３２に
接続される。バッファ回路１０１内のトランジスタＱ３
５のゲートはバッファ回路１０２の出力ノードＮ３２に
接続される。バッファ１０２．１０３内のトランジスタ
Ｑ３５のゲートはバッファ回路１０１の出力ノードＮ３
２に接続される。
たとえば、第１の入力信号Ｖｉｎｌの電位が第２および
第３の入力信号Ｖ ｉ ｎ ２． Ｖ ｉ ｎ ３の
電位よりも高くなれば、バッファ回路１０１内のトラン
ジスタＱ３２．Ｑ３３かオンする。それにより、出力信
号ａ１が“Ｌ”レベルとなり、出力信号ａ２．ａ３が“
Ｈ”レベルとなる。その結果、バッファ回路１０１内の
トランジスタＱ３４．Ｑ３５が高インピーダンス状態と
なる。また、バッファ回路１０２，１０３内のトランジ
スタＱ３４が高インピーダンス状態となり、トランジス
タＱ３５が低インピーダンス状態となる。
第３の入力信号Ｖ ｉ ｎ ２． Ｖ ｉ ｎ ３の
電位よりも高くなれば、バッファ回路１０１内のトラン
ジスタＱ３２．Ｑ３３かオンする。それにより、出力信
号ａ１が“Ｌ”レベルとなり、出力信号ａ２．ａ３が“
Ｈ”レベルとなる。その結果、バッファ回路１０１内の
トランジスタＱ３４．Ｑ３５が高インピーダンス状態と
なる。また、バッファ回路１０２，１０３内のトランジ
スタＱ３４が高インピーダンス状態となり、トランジス
タＱ３５が低インピーダンス状態となる。
なお、バッファ回路１０１，１０２，１０３の各々の詳
細な動作は、第４Ａ図の実施例の動作と同様である。
細な動作は、第４Ａ図の実施例の動作と同様である。
第１２Ｃ図はこの発明の第１４の実施例によるＥＣＬバ
ッファ回路の回路図である。この実施例は第９Ａ図の実
施例を多入力のＥＣＬバッファ回路に拡張した例である
。
ッファ回路の回路図である。この実施例は第９Ａ図の実
施例を多入力のＥＣＬバッファ回路に拡張した例である
。
第１２Ｃ図において、バッファ回路１０１，１０２．１
０３の各々は、ＰＭＯＳ）ランジスタＱ３６、Ｑ３７を
含む。トランジスタＱ３６．Ｑ３７は、出力ノードＮ３
２と所定の電圧ＶＣＬを受ける端子との間に接続されて
いる。バッファ回路１０１内のトランジスタＱ３６のゲ
ートおよびバッファ回路１０３内のトランジスタＱ３７
のゲートはバッファ回路１０２の出力ノードＮ３２に接
続される。バッファ回路１０２内のトランジスタＱ３６
のゲートおよびバッファ回路１０３内のトランジスタＱ
３６のゲートはバッファ回路１０１の出力ノードＮ３２
に接続される。バッファ回路１０１内のトランジスタＱ
３７のゲートおよびバッファ回路１０２内のトランジス
タＱ３７のゲートはバッファ回路１０３の出力ノードＮ
３２に接続される。
０３の各々は、ＰＭＯＳ）ランジスタＱ３６、Ｑ３７を
含む。トランジスタＱ３６．Ｑ３７は、出力ノードＮ３
２と所定の電圧ＶＣＬを受ける端子との間に接続されて
いる。バッファ回路１０１内のトランジスタＱ３６のゲ
ートおよびバッファ回路１０３内のトランジスタＱ３７
のゲートはバッファ回路１０２の出力ノードＮ３２に接
続される。バッファ回路１０２内のトランジスタＱ３６
のゲートおよびバッファ回路１０３内のトランジスタＱ
３６のゲートはバッファ回路１０１の出力ノードＮ３２
に接続される。バッファ回路１０１内のトランジスタＱ
３７のゲートおよびバッファ回路１０２内のトランジス
タＱ３７のゲートはバッファ回路１０３の出力ノードＮ
３２に接続される。
たとえば、第１の入力信号Ｖｉｎｌの電位が第２および
第３の入力信号Ｖｉｎ２．Ｖｉｎ３の電位よりも高くな
れば、バッファ回路１０１内のトランジスタＱ３２．Ｑ
３３がオンする。それにより、出力信号ａ１が“Ｌ”レ
ベルとなり、出力信号ａ２．ａ３が“Ｈ” レベルとな
る。その結果、バーツファ回路１０１内のトランジスタ
Ｑ３６．Ｑ３７が高インピーダンス状態となる。また、
バッファ回路１０２，１０３内のトランジスタＱ３６が
低インピーダンス状態となり、トランジスタＱ３７が高
インピーダンス状態となる。
第３の入力信号Ｖｉｎ２．Ｖｉｎ３の電位よりも高くな
れば、バッファ回路１０１内のトランジスタＱ３２．Ｑ
３３がオンする。それにより、出力信号ａ１が“Ｌ”レ
ベルとなり、出力信号ａ２．ａ３が“Ｈ” レベルとな
る。その結果、バーツファ回路１０１内のトランジスタ
Ｑ３６．Ｑ３７が高インピーダンス状態となる。また、
バッファ回路１０２，１０３内のトランジスタＱ３６が
低インピーダンス状態となり、トランジスタＱ３７が高
インピーダンス状態となる。
なお、バッファ回路１０１，１０２，１０３の各々の詳
細な動作は、第９Ａ図の実施例と同様である。
細な動作は、第９Ａ図の実施例と同様である。
第１３図は、上記実施例のＥＣＬバッファ回路に用いら
れる定電流源ＣＳＩ、Ｃ３２，Ｃ８３の具体的な回路構
成の一例を示す図である。トランジスタＱ１９のベース
は基準電圧ｖｃｓを受け、コレクタはノードＮｉｌに接
続され、エミッタは抵抗Ｒ１５を介して電源端子に接続
されている。
れる定電流源ＣＳＩ、Ｃ３２，Ｃ８３の具体的な回路構
成の一例を示す図である。トランジスタＱ１９のベース
は基準電圧ｖｃｓを受け、コレクタはノードＮｉｌに接
続され、エミッタは抵抗Ｒ１５を介して電源端子に接続
されている。
ノードＮｉｌはＥＣＬバッファ回路のノードＮｌ。
Ｎ２またはＮ３に接続される。
第１４図は、上記実施例のＥＣＬバッファ回路に用いら
れる定電流源Ｃ３Ｉ、Ｃ３２，Ｃ３３の具体的な回路構
成の他の例を示す図である。トランジスタＱ２０のコレ
クタはノードＮ１２に接続され、エミッタは電源端子に
接続され、ベースは抵抗Ｒ１６を介して基準電圧■。、
を受ける。トランジスタＱ２０のベースと電源端子との
間にはダイオードＤ２が接続されている。ノードＮ１２
はＥＣＬバッファ回路のノードＮｌ、Ｎ２またはＮ３に
接続される。
れる定電流源Ｃ３Ｉ、Ｃ３２，Ｃ３３の具体的な回路構
成の他の例を示す図である。トランジスタＱ２０のコレ
クタはノードＮ１２に接続され、エミッタは電源端子に
接続され、ベースは抵抗Ｒ１６を介して基準電圧■。、
を受ける。トランジスタＱ２０のベースと電源端子との
間にはダイオードＤ２が接続されている。ノードＮ１２
はＥＣＬバッファ回路のノードＮｌ、Ｎ２またはＮ３に
接続される。
電流値の精度の点では、第１３図の定電流源の方が第１
４図の定電流源に比べて優れている。しかし、第１３図
の定電流源においては、抵抗Ｒ１５による電圧降下があ
るため、電源電圧ＶＥＥを高くするとトランジスタＱ１
９が飽和する可能性がある。そのため、動作電圧範囲を
拡大させる場合には、第１４図の定電流源の方が優れて
いる。
４図の定電流源に比べて優れている。しかし、第１３図
の定電流源においては、抵抗Ｒ１５による電圧降下があ
るため、電源電圧ＶＥＥを高くするとトランジスタＱ１
９が飽和する可能性がある。そのため、動作電圧範囲を
拡大させる場合には、第１４図の定電流源の方が優れて
いる。
上記実施例における定電流源Ｃ３Ｉ、Ｃ３２゜Ｃ３３と
しては種々のパラメータを考慮して第１３図の定電流源
および第１４図の定電流源のいずれを用いてもよい。た
だし、定電流源ＣＳ２は出力信号の振幅を決定するので
、電流値のばらつきはできる限り小さい方がよい。した
がって、定電流源Ｃ８２としては第１３図の定電流源を
用いることが好ましい。それに対して、定電流源Ｃ８３
の電流値の精度は多少悪くてもよい。したがって定電流
源ＣＳ３としては第１４図の定電流源を用いてもよい。
しては種々のパラメータを考慮して第１３図の定電流源
および第１４図の定電流源のいずれを用いてもよい。た
だし、定電流源ＣＳ２は出力信号の振幅を決定するので
、電流値のばらつきはできる限り小さい方がよい。した
がって、定電流源Ｃ８２としては第１３図の定電流源を
用いることが好ましい。それに対して、定電流源Ｃ８３
の電流値の精度は多少悪くてもよい。したがって定電流
源ＣＳ３としては第１４図の定電流源を用いてもよい。
特に、第１０図の実施例においては、ノードＮ２の電位
が高く設定されるので、定電流源Ｃ５２として第１３図
の定電流源を用い、定電流源Ｃ８３として第１４図の定
電流源を用いてもよい。これにより、定電流源Ｃ３２の
電流値の精度を保ちながら、動作電圧範囲を拡大するこ
とができる。
が高く設定されるので、定電流源Ｃ５２として第１３図
の定電流源を用い、定電流源Ｃ８３として第１４図の定
電流源を用いてもよい。これにより、定電流源Ｃ３２の
電流値の精度を保ちながら、動作電圧範囲を拡大するこ
とができる。
各定電流源の電流値は基準電圧Ｖ。Ｓ１負電圧ＶＥ Ｅ
％内部抵抗Ｒ１５またはＲ１６の抵抗値によって決定
される。
％内部抵抗Ｒ１５またはＲ１６の抵抗値によって決定
される。
第１５図は、第１の実施例のＥＣＬバッファ回路をレベ
ル変換回路を介してＢ１ＣＭＯＳドライバ回路に接続し
た例を示している。
ル変換回路を介してＢ１ＣＭＯＳドライバ回路に接続し
た例を示している。
第１５図において、第１Ａ図に示されるＥＣＬバッファ
回路１は、第２１図に示されるレベル変換回路２０ａを
介して第２１図に示されるＢ１ＣＭＯＳドライバ回路３
０に接続されている。
回路１は、第２１図に示されるレベル変換回路２０ａを
介して第２１図に示されるＢ１ＣＭＯＳドライバ回路３
０に接続されている。
ＥＣＬレベルの入力信号Ｖｉｎが“Ｌ“レベル（−１，
７Ｖ）から“Ｈ” レベ／ｌ、（−０，９Ｖ）に変化す
ると、上述のように、ＥＣＬバッファ回路１の出力信号
ａはほぼ■。Ｃて表わされる“Ｈ”レベルとなり、出力
信号Ｔは■。ｃ−Ｒ１・Ｉ２− （１＋Ｒ，／Ｒ，）
・Ｖ［ＩＥて表わされる“Ｌ”レベルとなる。
７Ｖ）から“Ｈ” レベ／ｌ、（−０，９Ｖ）に変化す
ると、上述のように、ＥＣＬバッファ回路１の出力信号
ａはほぼ■。Ｃて表わされる“Ｈ”レベルとなり、出力
信号Ｔは■。ｃ−Ｒ１・Ｉ２− （１＋Ｒ，／Ｒ，）
・Ｖ［ＩＥて表わされる“Ｌ”レベルとなる。
したがって、レベル変換回路２０ａにおいて、出力信号
ａが与えられるＰＭＯ３）ランジスタＭＰ１．ＭＰ４は
完全にオフし、出力信号ｉか与えられるＰＭＯ８）ラン
ジスタＭＰ２．ＭＰ３はオンする。それにより、ＮＭＯ
ＳトランジスタＭＮ１、ＭＮ２はオフし、ＮＭＯＳトラ
ンジスタＭＮ３、ＭＮ４はオンする。したがって、レベ
ル変換回路２０ａの出力信号すは“Ｌ”レベル（負電圧
ＶＥ Ｅ ）から“Ｈ”レベル（接地電圧Ｖｃ ｃ ）
に変化し、出力信号下は“Ｈ”レベル（接地電圧■ｃｃ
＞から“Ｌ”レベル（負電圧ｖＥＥ ）に変化する。
ａが与えられるＰＭＯ３）ランジスタＭＰ１．ＭＰ４は
完全にオフし、出力信号ｉか与えられるＰＭＯ８）ラン
ジスタＭＰ２．ＭＰ３はオンする。それにより、ＮＭＯ
ＳトランジスタＭＮ１、ＭＮ２はオフし、ＮＭＯＳトラ
ンジスタＭＮ３、ＭＮ４はオンする。したがって、レベ
ル変換回路２０ａの出力信号すは“Ｌ”レベル（負電圧
ＶＥ Ｅ ）から“Ｈ”レベル（接地電圧Ｖｃ ｃ ）
に変化し、出力信号下は“Ｈ”レベル（接地電圧■ｃｃ
＞から“Ｌ”レベル（負電圧ｖＥＥ ）に変化する。
さらに、Ｂ ｉ ＣＭＯＳドライバ回路３０の出力信号
Ｃは“Ｌ”レベル（負電圧ＶＥ Ｅ ＋Ｖｐ ）から“
Ｈ”レベル（接地電圧Ｖｃｃ Ｖ＋ｙ）に変化し、出
力信号τｎ“Ｈ”レベル（接地電圧ＶＣＣＶｐ）から“
Ｌ”レベル（負電圧ＶＥ Ｅ ＋ｖｌ ：に変化する。
Ｃは“Ｌ”レベル（負電圧ＶＥ Ｅ ＋Ｖｐ ）から“
Ｈ”レベル（接地電圧Ｖｃｃ Ｖ＋ｙ）に変化し、出
力信号τｎ“Ｈ”レベル（接地電圧ＶＣＣＶｐ）から“
Ｌ”レベル（負電圧ＶＥ Ｅ ＋ｖｌ ：に変化する。
入力信号Ｖｉｎが“Ｈ”レベル（−０，９Ｖ）から“Ｌ
“レベル（−１，７Ｖ）に変化すると、上述のように、
ＥＣＬバッファ回路１の出力ａはＶｃＣＲ２” Ｉ ２
（１＋Ｒ２／ Ｒａ ） ・Ｖ。
“レベル（−１，７Ｖ）に変化すると、上述のように、
ＥＣＬバッファ回路１の出力ａはＶｃＣＲ２” Ｉ ２
（１＋Ｒ２／ Ｒａ ） ・Ｖ。
Ｅで表わされる“Ｌ”レベルとなり、出力信号ｉはほぼ
ＶＣＣで表わされる″Ｈ″レベルとなる。
ＶＣＣで表わされる″Ｈ″レベルとなる。
したがって、レベル変換回路２０ａにおいて２ＭＯ８）
ランジスタＭＰ１．ＭＰ４はオンし、出力信号ｉが与え
られるＰＭＯＳ）ランジス多ＭＰ２、ＭＰ３は完全にオ
フする。それにより、ＮＭＯＳトランジスタＭＮＩ、Ｍ
Ｎ２はオンし、ＮＭＯＳトランジスタＭＮ３．ＭＮ４は
オフする。その結果、出力信号すは“Ｈ″レベルら“Ｌ
″レベル変化し、出力信号すは”Ｌ” レベルから”Ｈ
”レベルに変化する。
ランジスタＭＰ１．ＭＰ４はオンし、出力信号ｉが与え
られるＰＭＯＳ）ランジス多ＭＰ２、ＭＰ３は完全にオ
フする。それにより、ＮＭＯＳトランジスタＭＮＩ、Ｍ
Ｎ２はオンし、ＮＭＯＳトランジスタＭＮ３．ＭＮ４は
オフする。その結果、出力信号すは“Ｈ″レベルら“Ｌ
″レベル変化し、出力信号すは”Ｌ” レベルから”Ｈ
”レベルに変化する。
さらに、Ｂ１ＣＭＯＳドライバ回路３０の出力信号Ｃは
“Ｈ” レベルから“Ｌ″ レベルに変化し、出力信号
τは“Ｌ＃レベルから“Ｈ”レベルに変化する。
“Ｈ” レベルから“Ｌ″ レベルに変化し、出力信号
τは“Ｌ＃レベルから“Ｈ”レベルに変化する。
このように、上記実施例のＥＣＬバッファ回路によれば
、出力信号ａ、ａのＨ”レベルがほぼ接地電圧ＶＣＣに
なるので、レベル変換回路２゜ａにおいて“Ｈ”レベル
の出力信号が与えられるＰＭＯＳトランジスタは完全に
オフする。そのため、ＰＭＯＳトランジスタのしきい値
電圧がばらついていても、レベル変換回路２０ａに余分
な貫通電流が流れない。
、出力信号ａ、ａのＨ”レベルがほぼ接地電圧ＶＣＣに
なるので、レベル変換回路２゜ａにおいて“Ｈ”レベル
の出力信号が与えられるＰＭＯＳトランジスタは完全に
オフする。そのため、ＰＭＯＳトランジスタのしきい値
電圧がばらついていても、レベル変換回路２０ａに余分
な貫通電流が流れない。
また、レベル変換回路２０ａの出力信号す、 ｂが接
地電圧ＶＣＣから負電圧ＶＥＥまで十分に振れることが
できる。すなわち、上記実施例のＥＣＬバッファ回路は
、レベル変換回路２０ａのＰＭＯＳトランジスタのしき
い値電圧のばらつきに関して消費電力の点で強いといえ
る。
地電圧ＶＣＣから負電圧ＶＥＥまで十分に振れることが
できる。すなわち、上記実施例のＥＣＬバッファ回路は
、レベル変換回路２０ａのＰＭＯＳトランジスタのしき
い値電圧のばらつきに関して消費電力の点で強いといえ
る。
このような効果は、上記実施例のＥＣＬバッファ回路に
第２２図あるいは第２３図に示されるレベル変換回路を
接続した場合にも同様である。
第２２図あるいは第２３図に示されるレベル変換回路を
接続した場合にも同様である。
また、上記実施例のＥＣＬバッファ回路においては、ス
イッチイング速度が速く、負荷駆動能力が大きい。しか
も、ある時間経過後の出力電位が一定となる。さらに、
トランジスタの微細化が進み、ＭＯＳトランジスタのし
きい値電圧がスケーリングにより小さくなった場合でも
、この発明のＥＣＬバッファ回路を用いると、小さいし
きい値電圧のＭＯＳトランジスタを用いたレベル変換回
路を正常に動作させることができる。
イッチイング速度が速く、負荷駆動能力が大きい。しか
も、ある時間経過後の出力電位が一定となる。さらに、
トランジスタの微細化が進み、ＭＯＳトランジスタのし
きい値電圧がスケーリングにより小さくなった場合でも
、この発明のＥＣＬバッファ回路を用いると、小さいし
きい値電圧のＭＯＳトランジスタを用いたレベル変換回
路を正常に動作させることができる。
また、出力信号ａ、ａの“Ｈ”レベルがＰＭＯＳトラン
ジスタのしきい値電圧よりも十分に高いので、動作電圧
範囲を拡大することができ、低電圧動作も可能となる。
ジスタのしきい値電圧よりも十分に高いので、動作電圧
範囲を拡大することができ、低電圧動作も可能となる。
上記実施例のＥＣＬバッファ回路は、たとえばＢ ｉ
ＣＭＯＳ−ＲＡＭの各部分に使用することができる。Ｂ
ｉ ＣＭＯＳ−ＲＡＭは、高速動作が可能でかつ消費
電力が少ない大容量のメモリを得るために開発されたも
ので、バイポーラ素子とＣＭＯ８回路との複合により構
成される。第１６図に一般的なＲＡＭ （ランダムアク
セスメモリ）の構成を示す。
ＣＭＯＳ−ＲＡＭの各部分に使用することができる。Ｂ
ｉ ＣＭＯＳ−ＲＡＭは、高速動作が可能でかつ消費
電力が少ない大容量のメモリを得るために開発されたも
ので、バイポーラ素子とＣＭＯ８回路との複合により構
成される。第１６図に一般的なＲＡＭ （ランダムアク
セスメモリ）の構成を示す。
第１６図において、メモリセルアレイ６０には、複数の
ワード線および複数のビット線が互いに交差するように
配置されており、それらのワード線とビット線との交点
にメモリセルが設けられている。Ｘアドレスバッファ・
デコーダ６２によりメモリセルアレイ６０の１つのワー
ド線が選択され、ＹアドレスバッファΦデコーダ６４に
よりメモリセルアレイ６０の１つのビット線が選択され
、これらのワード線とビット線との交点に設けられたメ
モリセルが選択される。選択されたメモリセルにデータ
が書込まれ、あるいは、そのメモリセルに蓄えられてい
るデータが読出される。データの書込みか読出しかは、
Ｒ／Ｗ制御回路６６により選択される。Ｒ／Ｗ制御回路
６６は、外部から与えられるライトイネーブル信号ＷＥ
およびチップセレクト信号Ｃ８に応答して動作する。
ワード線および複数のビット線が互いに交差するように
配置されており、それらのワード線とビット線との交点
にメモリセルが設けられている。Ｘアドレスバッファ・
デコーダ６２によりメモリセルアレイ６０の１つのワー
ド線が選択され、ＹアドレスバッファΦデコーダ６４に
よりメモリセルアレイ６０の１つのビット線が選択され
、これらのワード線とビット線との交点に設けられたメ
モリセルが選択される。選択されたメモリセルにデータ
が書込まれ、あるいは、そのメモリセルに蓄えられてい
るデータが読出される。データの書込みか読出しかは、
Ｒ／Ｗ制御回路６６により選択される。Ｒ／Ｗ制御回路
６６は、外部から与えられるライトイネーブル信号ＷＥ
およびチップセレクト信号Ｃ８に応答して動作する。
データの書込み時には、入力ＤｉｎがＲ／Ｗ制御回路６
６を介して、選択されたメモリセルに入力される。また
、データの読比し時には、選択されたメモリセルに記憶
されているデータがセンスアンプ６８により検出および
増幅され、データ出力バッファ７０を介して出力データ
Ｄｏｕｔとして外部に取り出される。
６を介して、選択されたメモリセルに入力される。また
、データの読比し時には、選択されたメモリセルに記憶
されているデータがセンスアンプ６８により検出および
増幅され、データ出力バッファ７０を介して出力データ
Ｄｏｕｔとして外部に取り出される。
ＢｉＣＭＯ８φＲＡＭにおいては、メモリセルアレイが
ＭＯＳトランジスタにより構成され、アドレスバッファ
・デコーダ等の周辺回路がバイポーラトランジスタまた
はバイポーラトランジスタとＭＯＳトランジスタとの複
合により構成される。
ＭＯＳトランジスタにより構成され、アドレスバッファ
・デコーダ等の周辺回路がバイポーラトランジスタまた
はバイポーラトランジスタとＭＯＳトランジスタとの複
合により構成される。
上記実施例のＥＣＬバッファ回路は、たとえば、Ｘアド
レスバッファ・デコーダ６２およびＹアドレスバッファ
・デコーダ６４に含まれるアドレスバッファに用いるこ
とができる。この場合、ＥＣＬＣＳバッファえられる入
力信号Ｖｉｎはアドレス信号である。また、上記実施例
のＥＣＬバッファ回路は、Ｒ／Ｗ制御回路６６に含まれ
るＣＳバッファ、ＷＥバッファおよびＤｉｎバッファに
用いることができる。ＣＳバッファは、チップセレクト
信号Ｃ８を受ける回路であり、ＷＥバッファはライトイ
ネーブル信号ＷＥを受ける回路であり、Ｄｉｎバッファ
は入力データＤｉｎを受ける回路である。
レスバッファ・デコーダ６２およびＹアドレスバッファ
・デコーダ６４に含まれるアドレスバッファに用いるこ
とができる。この場合、ＥＣＬＣＳバッファえられる入
力信号Ｖｉｎはアドレス信号である。また、上記実施例
のＥＣＬバッファ回路は、Ｒ／Ｗ制御回路６６に含まれ
るＣＳバッファ、ＷＥバッファおよびＤｉｎバッファに
用いることができる。ＣＳバッファは、チップセレクト
信号Ｃ８を受ける回路であり、ＷＥバッファはライトイ
ネーブル信号ＷＥを受ける回路であり、Ｄｉｎバッファ
は入力データＤｉｎを受ける回路である。
以上の説明では、８１０ＭＯ８−ＥＣＬ−ＬＳＩ （も
しくはＥＣＬ−３ＲＡＭ）のＥＣＬ入力をＢｉＣＭＯ５
あるいはＣＭＯＳレベルに変換するためのレベル変換回
路に上記実施例のＥＣＬバッファ回路を適用した例を示
したが、このＥＣＬバッファ回路は、たとえば、ＬＳＩ
の内部に形成されたＥＣＬ論理回路の後段に設けてもよ
い。ＥＣＬバッファ回路は、ＥＣＬレベルからＢ ｉ
ＣＭＯＳあるいはＣＭＯＳレベルへのＥＣＬインタフェ
ース回路に適用すれば、同様の効果を得ることができ、
ＥＣＬ回路の特性改善という観点に立てば、すべてのＥ
ＣＬ回路にとって有効である。
しくはＥＣＬ−３ＲＡＭ）のＥＣＬ入力をＢｉＣＭＯ５
あるいはＣＭＯＳレベルに変換するためのレベル変換回
路に上記実施例のＥＣＬバッファ回路を適用した例を示
したが、このＥＣＬバッファ回路は、たとえば、ＬＳＩ
の内部に形成されたＥＣＬ論理回路の後段に設けてもよ
い。ＥＣＬバッファ回路は、ＥＣＬレベルからＢ ｉ
ＣＭＯＳあるいはＣＭＯＳレベルへのＥＣＬインタフェ
ース回路に適用すれば、同様の効果を得ることができ、
ＥＣＬ回路の特性改善という観点に立てば、すべてのＥ
ＣＬ回路にとって有効である。
以上のように、この発明はＢ ｉ ＣＭＯＳ −ＲＡＭ
に限らず、その他の種々の回路にも適用することができ
る。
に限らず、その他の種々の回路にも適用することができ
る。
さらに、この発明は、ＥＣＬ回路とＭＯ３回路とを結合
するためのレベル変換回路に限らず、その他の種類の論
理回路どうしを結合するレベル変換回路にも適用するこ
とが可能である。
するためのレベル変換回路に限らず、その他の種類の論
理回路どうしを結合するレベル変換回路にも適用するこ
とが可能である。
上記実施例では、ＶＣＣが接地電圧であり、かつＶＥＥ
が負電圧であるが、この発明は電源電圧の極性およびト
ランジスタの極性を逆にしたバッファ回路にも適用する
ことができる。
が負電圧であるが、この発明は電源電圧の極性およびト
ランジスタの極性を逆にしたバッファ回路にも適用する
ことができる。
［発明の効果コ
以上のように第１ないし第６の発明によれば、出力信号
の第１のレベルがそれを受けるトランジスタのしきい値
よりも高くなる。したがって、消費電力が低減化される
。また、スイッチイング速度が速く、かつ負荷駆動能力
が大きく、しかもある時間経過後の出力電位が一定とな
る。また、動作電圧力範囲を拡大することが可能となる
ので、低電圧動作も可能となる。
の第１のレベルがそれを受けるトランジスタのしきい値
よりも高くなる。したがって、消費電力が低減化される
。また、スイッチイング速度が速く、かつ負荷駆動能力
が大きく、しかもある時間経過後の出力電位が一定とな
る。また、動作電圧力範囲を拡大することが可能となる
ので、低電圧動作も可能となる。
第１Ａ図はこの発明の第１の実施例によるＥＣＬバッフ
ァ回路の回路図である。第１Ｂ図は第１の実施例の入力
および出力信号の波形図である。 第２Ａ図はこの発明の第２の実施例によるＥＣＬバッフ
ァ回路の回路図である。第２Ｂ図は第２の実施例の入力
および出力信号の波形図である。第３Ａ図はこの発明の
第３の実施例によるＥＣＬバッファ回路の回路図である
。第３Ｂ図は第３の実施例の入力および出力信号の波形
図である。第４Ａ図はこの発明の第４の実施例によるＥ
ＣＬバッファ回路の回路図である。第４Ｂ図は第４の実
施例の入力および出力信号の波形図である。第５Ａ図は
この発明の第５の実施例によるＥＣＬバッファ回路の回
路図である。第５Ｂ図は第５の実施例の入力および出力
信号の波形図である。第６Ａ図はこの発明の第６の実施
例によるＥＣＬバッファ回路の回路図である。第６Ｂ図
は第６の実施例の入力および出力信号の波形図である。 第７Ａ図はこの発明の第７の実施例によるＥＣＬバッフ
ァ回路の回路図である。第７Ｂ図は第７の実施例の入力
および出力信号の波形図である。第８Ａ図はこの発明の
第８の実施例によるＥＣＬバッファ回路の回路図である
。第８Ｂ図は第８の実施例の入力および出力信号の波形
図である。第９Ａ図は二の発明の第９の実施例によるＥ
ＣＬバッファ回路の回路図である。第９Ｂ図は第９の実
施例の入力および出力信号の波形図である。第１０図は
この発明の第１０の実施例によるＥＣＬバッファ回路の
回路図である。第１１図はこの発明の第１１の実施例に
よるＥＣＬバッファ回路の回路図である。 第１２Ａ図はこの発明の第１２の実施例によるＥＣ’Ｌ
バッファ回路の回路図である。第１２Ｂ図はこの発明の
第１３の実施例によるＥＣＬバッファ回路の回路図であ
る。第１２Ｃ図はこの発明の第１４の実施例によるＥＣ
Ｌバッファ回路の回路図である。第１３図はこの発明の
実施例に用いられる定電流源の回路構成の一例を示す図
である。第１４図はこの発明の実施例に用いられる定電
流源の回路構成の他の例を示す図である。第１５図は第
１の実施例によるＥＣＬバッファ回路をレベル変換回路
を介してＢ１ＣＭＯＳドライバ回路に接続した例を示す
図である。第１６図は一般的なＲＡＭの構成を示すブロ
ック図である。第１７’Ａ図は第１の従来のＥＣＬバッ
ファ回路の回路図である。第１７Ｂ図は第１の従来のＥ
ＣＬバッファ回路の入力および出力信号の波形図である
。第１８Ａ図は第２の従来のＥＣＬバッファ回路の回路
図である。第１８Ｂ図は第２の従来のＥＣＬバッファ回
路の入力および出力信号の波形図である。第１９Ａ図は
第３の従来のＥＣＬバッファ回路の回路図である。第１
９Ｂ図は第３の従来のＥＣＬバッファ回路の入力および
出力信号の波形図である。 第２０Ａ図は第４の従来のＥＣＬバッファ回路の回路図
である。第２０Ｂ図は第４の従来のＥＣＬバッファ回路
の入力および出力信号の波形図である。第２１図は第１
の従来のＥＣＬバッファ回路をレベル変換回路を介して
Ｂ１ＣＭＯＳドライバ回路に接続した例を示す図である
。第２２図はレベル変換回路の他の例を示す回路図であ
る。第２３図はレベル変換回路のさらに他の例を示す回
路図である。 図において、Ｑ１〜Ｑ７はバイポーラトランジスタ、Ｒ
１−Ｒ２０は抵抗、Ｃ５Ｉ〜Ｃ３３は定電流源、ＶＣＣ
は接地電圧、ＶＥＥは負電圧、Ｖ６Ｂは基準電圧、Ｖｉ
ｎは入力信号、ａ、ａは出力信号、Ｎ１〜Ｎ７はノード
である。 なお、各図中同一符号は同一または相当部分を示す。 （ほか２名） 第２Ａ図 第２Ｂ図 時間（ｎｓ） 第３Ａ図 第３Ｂ図 時間（ｎｓ） 第４Ａ図 第４Ｂ図 時間（ｎｓ） 第５Ａ図 第５Ｂ図 第６Ａ図 第６Ｂ図 第７Ａ図 第７Ｂ図 時間（ｎｓ） 第８Ａ図 第８Ｂ図 時間（ｎｓ） 第９Ａ図 第９Ｂ図 時間（ｎｓ） 第１０図 第１１ 図 第１３ 図 第１４ 図 第１６図 第＋７Ａ図 第＋７Ｂ図 時間（ｎｓ） 第１８Ａ図 第１８Ｂ図 時間（ｎｓ） 第１９Ａ図 第１９Ｂ図 第２０Ａ図 第２０Ｂ図 第２２図 ｒ−−−−− ｍ−１−−−−−−−−−−−−−−−’２０ｂ 、レ
ベル変換回路 第２３図 ［−− コ し ゛２０Ｃニレベル変換回路
ァ回路の回路図である。第１Ｂ図は第１の実施例の入力
および出力信号の波形図である。 第２Ａ図はこの発明の第２の実施例によるＥＣＬバッフ
ァ回路の回路図である。第２Ｂ図は第２の実施例の入力
および出力信号の波形図である。第３Ａ図はこの発明の
第３の実施例によるＥＣＬバッファ回路の回路図である
。第３Ｂ図は第３の実施例の入力および出力信号の波形
図である。第４Ａ図はこの発明の第４の実施例によるＥ
ＣＬバッファ回路の回路図である。第４Ｂ図は第４の実
施例の入力および出力信号の波形図である。第５Ａ図は
この発明の第５の実施例によるＥＣＬバッファ回路の回
路図である。第５Ｂ図は第５の実施例の入力および出力
信号の波形図である。第６Ａ図はこの発明の第６の実施
例によるＥＣＬバッファ回路の回路図である。第６Ｂ図
は第６の実施例の入力および出力信号の波形図である。 第７Ａ図はこの発明の第７の実施例によるＥＣＬバッフ
ァ回路の回路図である。第７Ｂ図は第７の実施例の入力
および出力信号の波形図である。第８Ａ図はこの発明の
第８の実施例によるＥＣＬバッファ回路の回路図である
。第８Ｂ図は第８の実施例の入力および出力信号の波形
図である。第９Ａ図は二の発明の第９の実施例によるＥ
ＣＬバッファ回路の回路図である。第９Ｂ図は第９の実
施例の入力および出力信号の波形図である。第１０図は
この発明の第１０の実施例によるＥＣＬバッファ回路の
回路図である。第１１図はこの発明の第１１の実施例に
よるＥＣＬバッファ回路の回路図である。 第１２Ａ図はこの発明の第１２の実施例によるＥＣ’Ｌ
バッファ回路の回路図である。第１２Ｂ図はこの発明の
第１３の実施例によるＥＣＬバッファ回路の回路図であ
る。第１２Ｃ図はこの発明の第１４の実施例によるＥＣ
Ｌバッファ回路の回路図である。第１３図はこの発明の
実施例に用いられる定電流源の回路構成の一例を示す図
である。第１４図はこの発明の実施例に用いられる定電
流源の回路構成の他の例を示す図である。第１５図は第
１の実施例によるＥＣＬバッファ回路をレベル変換回路
を介してＢ１ＣＭＯＳドライバ回路に接続した例を示す
図である。第１６図は一般的なＲＡＭの構成を示すブロ
ック図である。第１７’Ａ図は第１の従来のＥＣＬバッ
ファ回路の回路図である。第１７Ｂ図は第１の従来のＥ
ＣＬバッファ回路の入力および出力信号の波形図である
。第１８Ａ図は第２の従来のＥＣＬバッファ回路の回路
図である。第１８Ｂ図は第２の従来のＥＣＬバッファ回
路の入力および出力信号の波形図である。第１９Ａ図は
第３の従来のＥＣＬバッファ回路の回路図である。第１
９Ｂ図は第３の従来のＥＣＬバッファ回路の入力および
出力信号の波形図である。 第２０Ａ図は第４の従来のＥＣＬバッファ回路の回路図
である。第２０Ｂ図は第４の従来のＥＣＬバッファ回路
の入力および出力信号の波形図である。第２１図は第１
の従来のＥＣＬバッファ回路をレベル変換回路を介して
Ｂ１ＣＭＯＳドライバ回路に接続した例を示す図である
。第２２図はレベル変換回路の他の例を示す回路図であ
る。第２３図はレベル変換回路のさらに他の例を示す回
路図である。 図において、Ｑ１〜Ｑ７はバイポーラトランジスタ、Ｒ
１−Ｒ２０は抵抗、Ｃ５Ｉ〜Ｃ３３は定電流源、ＶＣＣ
は接地電圧、ＶＥＥは負電圧、Ｖ６Ｂは基準電圧、Ｖｉ
ｎは入力信号、ａ、ａは出力信号、Ｎ１〜Ｎ７はノード
である。 なお、各図中同一符号は同一または相当部分を示す。 （ほか２名） 第２Ａ図 第２Ｂ図 時間（ｎｓ） 第３Ａ図 第３Ｂ図 時間（ｎｓ） 第４Ａ図 第４Ｂ図 時間（ｎｓ） 第５Ａ図 第５Ｂ図 第６Ａ図 第６Ｂ図 第７Ａ図 第７Ｂ図 時間（ｎｓ） 第８Ａ図 第８Ｂ図 時間（ｎｓ） 第９Ａ図 第９Ｂ図 時間（ｎｓ） 第１０図 第１１ 図 第１３ 図 第１４ 図 第１６図 第＋７Ａ図 第＋７Ｂ図 時間（ｎｓ） 第１８Ａ図 第１８Ｂ図 時間（ｎｓ） 第１９Ａ図 第１９Ｂ図 第２０Ａ図 第２０Ｂ図 第２２図 ｒ−−−−− ｍ−１−−−−−−−−−−−−−−−’２０ｂ 、レ
ベル変換回路 第２３図 ［−− コ し ゛２０Ｃニレベル変換回路
Claims (6)
- （１）所定の電圧を与える電圧源に接続される半導体集
積回路であって、 複数のバッファ回路手段、第１の定電流源および第２の
定電流源を備え、 前記複数のバッファ回路手段の各々は、 入力信号を受ける入力ノードと、 出力信号が導出される出力ノードと、 前記電圧源と前記出力ノードとの間に結合され、制御端
子を有する第１のトランジスタと、 前記電圧源と前記第１のトランジスタの前記制御端子と
の間に接続された第１の抵抗手段と、前記出力ノードと
前記第１のトランジスタの前記制御端子との間に接続さ
れた第２の抵抗手段と、前記第１のトランジスタの前記
制御端子と前記第１の定電流源との間に接続され、前記
入力ノードに接続された制御端子を有する第２のトラン
ジスタと、 前記出力ノードと前記第２の定電流源との間に接続され
、前記入力信号と同相の信号を受ける制御端子を有する
第３のトランジスタとを含む、半導体集積回路。 - （２）所定の電圧を与える電圧源に接続される半導体集
積回路であって、 第１および第２のバッファ回路手段、第１の定電流源お
よび第２の定電流源を備え、 前記第１および第２のバッファ回路手段の各々は、 入力信号を受ける入力ノードと、 出力信号が導出される出力ノードと、 前記電圧源と前記出力ノードとの間に結合され、制御端
子を有する第１のトランジスタと、 前記電圧源と前記第１のトランジスタの前記制御端子と
の間に接続された第１の抵抗手段と、前記出力ノードと
他方のバッファ回路手段の第１の抵抗手段の所定の分割
点との間に接続された第２の抵抗手段と、 前記第１のトランジスタの前記制御端子と前記第１の定
電流源との間に接続され、前記入力ノードに接続された
制御端子を有する第２のトランジスタと、 前記出力ノードと前記第２の定電流源との間に接続され
、前記入力信号と同相の信号を受ける制御端子を有する
第３のトランジスタとを含む、半導体集積回路。 - （３）所定の電圧を与える電圧源に接続される半導体集
積回路であって、 複数のバッファ回路手段、第１の定電流源および第２の
定電流源を備え、 前記複数のバッファ回路手段の各々は、 入力信号を受ける入力ノードと、 出力信号が導出される出力ノードと、 前記電圧源と前記出力ノードとの間に結合され、制御端
子を有する第１のトランジスタと、 前記電圧源と前記第１のトランジスタの前記制御端子と
の間に接続された第１の抵抗手段と、前記出力ノードと
前記第１のトランジスタの前記制御端子との間に接続さ
れ、他のバッファ回路手段の出力ノードに接続された制
御端子を有する電界効果素子と、 前記第１のトランジスタの前記制御端子と前記第１の定
電流源との間に接続され、前記入力ノードに接続された
制御端子を有する第２のトランジスタと、 前記出力ノードと前記第２の定電流源との間に接続され
、前記入力信号と同相の信号を受ける制御端子を有する
第３のトランジスタとを含む、半導体集積回路。 - （４）所定の電圧を与える電圧源に接続される半導体集
積回路であって、 第１および第２のバッファ回路手段、第１の定電流源お
よび第２の定電流源を備え、 前記第１および第２のバッファ回路手段の各々は、 入力信号を受ける入力ノードと、 出力信号が導出される出力ノードと、 前記電圧源と前記出力ノードとの間に結合され、制御端
子を有する第１のトランジスタと、 前記電圧源と前記第１のトランジスタの前記制御端子と
の間に接続された第１の抵抗手段と、前記出力ノードと
他方のバッファ回路手段の第１の抵抗手段の所定の分割
点との間に接続され、前記他方のバッファ回路手段の出
力ノードに接続された制御端子を有する電界効果素子と
、 前記第１のトランジスタの前記制御端子と前記第１の定
電流源との間に接続され、前記入力ノードに接続された
制御端子を有する第２のトランジスタと、 前記出力ノードと前記第２の定電流源との間に接続され
、前記入力信号と同相の信号を受ける制御端子を有する
第３のトランジスタとを含む、半導体集積回路。 - （５）所定の電圧を与える電圧源に接続される半導体集
積回路であって、 第１および第２のバッファ回路手段、第１の定電流源お
よび第２の定電流源を備え、 前記第１および第２のバッファ回路手段の各々は、 入力信号を受ける入力ノードと、 出力信号が導出される出力ノードと、 前記電圧源と前記出力ノードとの間に結合され、制御端
子を有する第１のトランジスタと、 前記電圧源と前記第１のトランジスタの前記制御端子と
の間に接続された第１の抵抗手段と、前記第１のトラン
ジスタの前記制御端子と前記第１の定電流源との間に接
続され、前記入力ノードに接続された制御端子を有する
第２のトランジスタと、 前記出力ノードと前記第２の定電流源との間に接続され
、前記入力信号と同相の信号を受ける制御端子を有する
第３のトランジスタとを含み、前記第１のバッファ回路
手段の前記出力ノードと前記第２のバッファ回路手段の
前記出力ノードとの間に接続された第２の抵抗手段をさ
らに備える、半導体集積回路。 - （６）所定の電圧を与える電圧源に接続される半導体集
積回路であって、 複数のバッファ回路手段、第１の定電流源および第２の
定電流源を備え、 前記複数のバッファ回路手段の各々は、 入力信号を受ける入力ノードと、 出力信号が導出される出力ノードと、 前記電圧源と前記出力ノードとの間に結合され、制御端
子を有する第１のトランジスタと、 前記電圧源と前記第１のトランジスタの前記制御端子と
の間に接続された第１の抵抗手段と、前記出力ノードと
所定の電圧との間に結合され、他のバッファ回路手段の
出力ノードに接続された制御端子を有する電界効果素子
と、 前記第１のトランジスタの前記制御端子と前記第１の定
電流源との間に接続され、前記入力ノードに接続された
制御端子を有する第２のトランジスタと、 前記出力ノードと前記第２の定電流源との間に接続され
、前記入力信号と同相の信号を受ける制御端子を有する
第３のトランジスタとを含む、半導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160214A JPH03224316A (ja) | 1989-12-14 | 1990-06-18 | 半導体集積回路 |
| US07/624,092 US5148060A (en) | 1989-12-14 | 1990-12-07 | Ecl input buffer for bicmos |
| EP90313552A EP0433062B1 (en) | 1989-12-14 | 1990-12-13 | Buffer circuit |
| DE69027516T DE69027516T2 (de) | 1989-12-14 | 1990-12-13 | Pufferschaltung |
| US07/819,209 US5216298A (en) | 1989-12-14 | 1992-01-10 | ECL input buffer for BiCMOS |
| HK61797A HK61797A (en) | 1989-12-14 | 1997-05-08 | Buffer circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-326284 | 1989-12-14 | ||
| JP32628489 | 1989-12-14 | ||
| JP2160214A JPH03224316A (ja) | 1989-12-14 | 1990-06-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03224316A true JPH03224316A (ja) | 1991-10-03 |
Family
ID=26486770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160214A Pending JPH03224316A (ja) | 1989-12-14 | 1990-06-18 | 半導体集積回路 |
Country Status (5)
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| EP (1) | EP0433062B1 (ja) |
| JP (1) | JPH03224316A (ja) |
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| HK (1) | HK61797A (ja) |
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| US5030852A (en) * | 1989-05-08 | 1991-07-09 | Mitsubishi Denki Kabushiki Kaisha | Quasicomplementary MESFET logic circuit with increased noise imunity |
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1990
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- 1990-12-13 DE DE69027516T patent/DE69027516T2/de not_active Expired - Fee Related
- 1990-12-13 EP EP90313552A patent/EP0433062B1/en not_active Expired - Lifetime
-
1997
- 1997-05-08 HK HK61797A patent/HK61797A/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| US5148060A (en) | 1992-09-15 |
| DE69027516T2 (de) | 1996-11-21 |
| EP0433062A2 (en) | 1991-06-19 |
| HK61797A (en) | 1997-05-16 |
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| EP0433062A3 (en) | 1991-10-02 |
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