JPH04234235A - 入力遅延均一化回路及びデジタル・シンセサイズ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン・アキュ
ムレータ装置での入力遅延均一化回路、特に、高速位相
変調ダイレクト・デジタル・シンセサイズ（ＤＤＳ）装
置に関する。

【０００２】

【従来の技術】パイプラインＤＤＳ装置の中心では、フ
リップフロップに加算ビット及びキャリー・ビットを蓄
積するレジスタ素子と類似の素子を用いるアキュムレー
タ（累積器）ブロックがある。パイプライン技法のため
、各ステージからの出力加算ビットは、最上位ステージ
及び関心のある特定のステージ間にあるパイプライン・
ステージと同じ程度のレジスタ要素の通過により遅延さ
れる。この「遅延均一化」の後、この加算を用いて、正
弦波、余弦波又は他の波形のデジタル値を蓄積するＲＯ
Ｍ、ＲＡＭ又は他の適切なメモリ・ブロックをアドレス
指定できる。メモリ・ブロックから検索したデータは、
例えば、Ｄ／Ａ回路を駆動してアナログ出力波形を形成
するなどの種々の方法で利用できる。

【０００３】出力波形の位相変調を行うには、アキュム
レータの増分値を規則的に変化しなければならない。従
来は、ロード可能なダウン・カウンタ及びマルチプレク
サの組み合わせを用いて、アキュムレータの増分を規則
的に変化させる。例えば、１個の２：１マルチプレクサ
（ＭＵＸ）をアキュムレータの各ビットに設けている。 各マルチプレクサの１個の入力端は、ＮＥＷ−Ｃワード
（Ｃは完全な位相増分又は累積値）の対応ビットを受け
、各マルチプレクサの他の入力端は、ＮＥＷ−Ｄワード
（Ｄはデルタ位相増分又は位相変調値）の対応ビットを
受ける。位相変調モードにおいて、カウンタが、オフセ
ットに対応する所定「繰り返し値」数の計数を完了する
毎に、総てのマルチプレクサは、１クロック・サイクル
期間中、ＮＥＷ−Ｃビット供給源からＮＥＷ−Ｄビット
供給源に切り替わり、その後、この切り替えは、ＮＥＷ
−Ｃビット供給源に戻る。

【０００４】図１８は、従来のパイプラインＤＤＳ装置
の機能的ブロック図である。このＤＤＳ装置は、Ｎステ
ージで、１ステージ当たりＱ（ｑ）ビットで、総合のア
キュムレータ・ビットがＮ＊Ｑビットの完全均一化パイ
プライン・アキュムレータ４０を具えている。マルチプ
レクサ配列３２は、Ｎ＊Ｑ個の２：１マルチプレクサを
具えており、２つの入力データ・ワードの一方を選択す
る。選択した入力データ・ワードは、経路４２を介して
、増分値としてアキュムレータ４０に供給される。アキ
ュムレータ・クロック信号は、４４でアキュムレータ４
０に供給する。このアキュムレータは、出力データを経
路４６に供給し、ＲＯＭ又はＲＡＭ５０をアドレス指定
する。次に、ＲＯＭ又はＲＡＭは、経路５２に出力を発
生する。この出力は、例えば、Ｄ／Ａ変換器を駆動する
のに用いて、ＲＯＭ又はＲＡＭに予め蓄積された波形を
合成する。

【０００５】経路３４を介して、第１入力データ・ワー
ドであるＮＥＷ−Ｄを一方の入力データとしてマルチプ
レクサ配列３２に供給する。このＮＥＷ−Ｄは、Ｎ＊Ｑ
ビットで構成され、新たな位相変調増分値を表す。第２
入力データ・ワードであるＮＥＷ−Ｃは、経路３６を介
して、他方のデータ入力としてマルチプレクサ配列３２
に供給される。ＮＥＷ−Ｃは、Ｎ＊Ｑビットで構成され
、新たな増分値を表す。従来のロード可能なダウン・カ
ウンタ２０を設けてアキュムレータ・クロック・サイク
ルを計数する。所定の繰り返し値を入力経路２８からカ
ウンタ２０にロードする。配列３２内のＮ＊Ｑ個の総て
のマルチプレクサの制御入力端は、経路３０を介して、
カウンタ２０からの終了カウント信号を受ける。

【０００６】通常モードにおいて、マルチプレクサ配列
３２は、ＮＥＷ−Ｃ入力ワードを選択する。アキュムレ
ータは、各クロック・サイクルに応答して、このＮＥＷ
−Ｃ値だけ増分する。位相変調モードにおいて、ダウン
・カウンタ２０が終了カウントに達する毎に、終了カウ
ント信号が発生して、１クロック・サイクル期間中、Ｎ
ＥＷ−Ｄ供給源を選択した後、切り替えがＮＥＷ−Ｃ供
給源に戻る。よって、アキュムレータ出力データは、Ｎ
ＥＷ−Ｄの値だけ「ジャンプ」する。ＲＯＭ又はランダ
ム・アクセス・メモリアドレスのこのジャンプは、合成
した波形の位相変調の効果がある。

【０００７】図１９〜図２１は、図１８の装置の入力遅
延均一化用パイプライン・アキュムレータ及び出力均一
化部分の詳細なブロック図である。なお、これら図１９
〜図２１は、図２２に示す位置関係で相互接続している
。アキュムレータ４０は、パイプライン・アキュムレー
タ部分５４と、入力遅延均一化部分５６と、出力遅延均
一化部分５８とを含んでいる。これら部分の各々を後述
する。

【０００８】アキュムレータ部分５４は、一連のアキュ
ムレータ・ブロック、例えば、図における垂直列に配置
されたアキュムレータ・ブロック７０で構成される。各
アキュムレータ・ブロックは、アキュムレータの各ステ
ージに対応する。例えば、第１アキュムレータ・ブロッ
ク５９は、アキュムレータ・ステージ番号１に対応する
。第２アキュムレータ・ブロック６２は、ステージ番号
２に対応し、以下、同様である。よって、アキュムレー
タ７０は、アキュムレータ・ステージ番号Ｎに対応する
。各アキュムレータ・ブロックのキャリー（Ｃ）出力端
子を、経路６０を介して、次の上位のブロックのキャリ
ー入力端子に結合する。アキュムレータはパイプライン
なので、増分入力端子４２（図１８）に供給する入力デ
ータ、即ち、増分ワードは、パイプライン・アキュムレ
ータに対して均一化されなければならない。これは、従
来技術において、後述する遅延均一化部分５６により達
成される。

【０００９】入力遅延均一化部分５６は、レジスタ、例
えば、レジスタ８０の３角配列により構成されており、
各レジスタは、Ｑ個のフリップ・フロップを具えている
。なお、Ｑは、１アキュムレータ・ステージ当たりのビ
ット数である。１個のレジスタ７２を設けて、アキュム
レータ・ステージ１への増分データを１クロック・サイ
クルだけ遅延させる。２個のレジスタ７４及び７６を設
けて、ステージ２への増分データを２クロック・サイク
ルだけ遅延させる。以下、同様である。レジスタ８０、
８２及び８４で示すＮ個のレジスタを設けて、ステージ
Ｎへの増分データをＮクロック・サイクルだけ遅延させ
る。

【００１０】上述の回路は、それらの２進制御に応じた
適切な時点で、増分ワードのビットをパイプライン・ア
キュムレータの対応ステージに加算する。増分値が常に
一定の場合、この配列は不要である。しかし、最終波形
の周波数を変化させるために、増分値を変化させる必要
がある。変化期間中に、有効なアキュムレータ・データ
を維持するためには、上述の遅延回路を介して、新たな
増分値をパイプラインに移動する。

【００１１】さらに、図１９〜図２１は、出力遅延均一
化部分５８を含んでいる。本質的には、出力遅延回路は
、低位のビットが最大遅延量となり、最上位ビットが最
小遅延となるように、入力遅延均一化回路を反転したも
のと同じである。パイプライン・ステージＮ、即ち、ア
キュムレータ・ブロック７０からの出力ビットを、１ク
ロック・サイクルの遅延のために、レジスタ８８の入力
端に供給する。同様に、パイプライン・ステージＮ−１
の出力ビットを第１レジスタ９０及び第２レジスタ９２
に供給して、２クロック・サイクルの遅延を行う。以下
、同様である。よって、第１ステージ出力ビットは、レ
ジスタ１００、１０２及び１０４が表す一連のＮ個のレ
ジスタを通過することにより、Ｎクロック期間だけ遅延
される。総ての出力均一化レジスタの出力を連結するこ
とにより、コーヒレントな加算を行える。この加算を用
いて、所定波形のデジタル値を蓄積するＲＯＭ又はＲＡ
Ｍブロックをアドレス指定できる。

【００１２】

【発明が解決しようとする課題】ＲＯＭ又はＲＡＭアド
レスを形成する出力ビットのみは、均一化された遅延で
なければならない。入力増分値の総てのビットも、均一
化された遅延でなければならない。非常に多くの数の必
要なフリップ・フロップを大幅に減らさなければならな
い。

【００１３】また、上述の如く、アキュムレータがパイ
プラインであるため、増分値の変化、即ち、２：１マル
チプレクサの出力データは、複数の出力、即ち、複数の
レジスタを用いたのと同様な方法で「均一化された遅延
」でなければならない。均一化した遅延でなければなら
ない出力ビットのみが、ＲＯＭ／ＲＡＭのアドレスを形
成するとしても、入力増分値の総てのビットは、均一化
された遅延でなければならない。よって、必要な増分値
遅延均一化回路は、非常な大形である。この技法に必要
なフリップフロップの数は、次式のようになる。（Ｑ＊
（Ｎ＾２＋Ｎ））／２なお、Ｑは１パイプライン・ステ
ージ当たりのビット数であり、Ｎはパイプライン・ステ
ージの数であり、Ｎ＾２はＮの２乗である。よって、例
えば、２ビット・パイプライン・セグメントの２４ビッ
ト・アキュムレータには、入力遅延均一化だけで１５６
個のフリップフロップが必要である。これらの数のフリ
ップフロップには、大幅な回路面積及び電力が必要であ
る。

【００１４】したがって、本発明の目的は、入力遅延均
一化に必要とするフリップフロップの数を減少した入力
遅延均一化回路及びデジタル・シンセサイズ装置の提供
にある。

【００１５】

【課題を解決するための手段及び作用】本発明は、従来
の均一化方法と根本的に異なっており、フリップ・フロ
ップの数を（Ｑ＊Ｎ）＋Ｎまで減らすと共に、高速で増
分値（位相変調）を規則的に変化させる優れた方法を提
供する。上述の２４ビットのアキュムレータ（２ビット
のパイプライン・ステージを有する）の例では、フリッ
プ・フロップの数が１５６個から３６個に減少し、７７
％の改善となる。フリップ・フロップの数を減らすこと
により素子の数も減るので、装置の面積及び消費電力も
減り、クロック分配の困難さも軽減する。大幅な性能改
善が可能となり、本発明の実施例による集積回路で利用
可能なチップ面積を用いて、例えば、ＲＯＭのサイズを
増加できる。ここで開示する均一化方法及び回路は、実
質的には、多くのパイプライン・アキュムレータのアプ
リケーションに利用できる。

【００１６】本発明によれば、アキュムレータ入力遅延
回路は、一連のスイッチ・ブロックを具えており、各ス
イッチ・ブロックはアキュムレータの各ステージに対応
しており、選択した増分データを対応ステージに供給す
る。例えば、増分データをＮステージ・アキュムレータ
に供給するには、Ｑビットの各ステージにはＮ個のスイ
ッチ・ブロックが必要となる。なお、各スイッチ・ブロ
ックは、Ｑビット位置を有する。

【００１７】各スイッチ・ブロックは、各ビット位置毎
にマルチプレクサ及びフリップ・フロップを具えている
。マルチプレクサの出力端をフリップ・フロップのデー
タ入力端に接続して、マルチプレクサが選択したデータ
を蓄積する。フリップ・フロップの出力端子を対応する
アキュムレータ入力ビット位置に結合して、増分データ
を供給する。詳細は後述する。

【００１８】ＮＥＷ−Ｃと呼ぶ新たな増分データを表す
２進ワードを分割して、第１オーダの一連のビットのＮ
グループを形成する。各グループはＱビットであるので
、各グループはアキュムレータの各ステージに対応する
。ＮＥＷ−Ｄと呼ぶ位相変調増分を表す２進ワードも同
様に分割するが、このＮＥＷ−ＤはＱビットのＭグルー
プである。なお、Ｍは、Ｎ以下の０でない整数である。 すなわち、位相変調増分は、アキュムレータの完全な分
解能を必要としない。

【００１９】ＮＥＷ−Ｃ及びＮＥＷ−Ｄビットを、対応
ビット位置のマルチプレクサの各入力端に供給する。さ
らに、フリップ・フロップの出力端子を対応するマルチ
プレクサの各入力端に結合する。よって、各マルチプレ
クサは，ＮＥＷ−Ｃビット、ＮＥＷ−Ｄビット又は前の
Ｑのビットの１つを選択できる。

【００２０】マルチプレクサは、２進モード信号に応答
して、２つのモードの一方にある。第１モード（モード
信号は不活性化）において、出力の選択は，ＮＥＷ−Ｃ
又は前のＱである。このモードは、非位相変調動作期間
中に用いる。他のモード（モード信号は活性化）におい
て、出力の選択はＮＥＷ−Ｄ又はＮＥＷ−Ｃである。こ
のモードは、位相変調期間中に用いる。

【００２１】直列シフト・レジスタの各々の出力端子は
、スイッチ・ブロックの各々に結合して、２進選択信号
を発生し、各スイッチ・ブロック内のマルチプレクサを
１グループとして制御する。一方、総てのマルチプレク
サを共通モード信号により制御する。この新たな技法の
非位相変調動作は、アキュムレータ増分（ＮＥＷ−Ｃ）
を発生し、モード信号を不活性化し、シフト・レジスタ
に同期的に伝搬するパルスを送り、パルスが存在する場
合に各スイッチ・ブロック内のＮＥＷ−Ｃ値を連続的に
発生し、パルスが存在しない場合に現在の値を連続的に
発生する。次に、アキュムレータは、増分値を順次加算
する。このモードを用いて、「０」のＮＥＷ−Ｃ値又は
他のＮＥＷ−Ｃ定数に動作を初期化できる。

【００２２】位相変調動作は、アキュムレータ増分（Ｎ
ＥＷ−Ｃ）、位相変調増分（ＮＥＷ−Ｄ）及び所定の繰
り返し値を発生する。モード信号は活性化される。カウ
ンタがその終了カウントに達すると、パルスをシフト・
レジスタに送る。このパルス各シフト・レジスタの出力
が連続的に状態を変化させるので、各スイッチ・ブロッ
ク内のマルチプレクサをＮＥＷ−Ｄのビット供給源に切
り替えて、その後、パルスが通過した後に、ＮＥＷ−Ｃ
値に戻す。この方法において、フリップ・フロップの配
列を必要とせずに、位相増分ワードの各ビットは、アキ
ュムレータに入力する前に、正確なクロック・サイクル
数だけ遅延する。

【００２３】本発明の上述及びその他の目的、特徴及び
利点は、添付図を参照した好適な実施例に対する以下の
詳細説明より理解できよう。

【００２４】

【実施例】図１は、本発明による新規で完全に均一化し
たパイプラインＤＤＳ装置のブロック図である。一般に
、図１の新規な装置は、図１８及び図１９〜図２１の装
置と同じ機能を果たす。この新規な装置は、従来例に比
較していくつかの重要な利点があるが、これらは以下の
説明より明らかになろう。

【００２５】図１において、本発明の装置は、上述のカ
ウンタ２０と同様なロード可能なダウン・カウンタ１１
０を含んでいる。しかし、カウンタ１１０からの終了カ
ウント信号は、単一の出力ロード（経路１１２）を駆動
するのに必要であるが、カウンタ２０（図１８）は、Ｎ
＊Ｑ個のロードを駆動する。よって、このカウンタ１１
０は、ファンアウト回路を減らす。オア・ロジック・ゲ
ート１１４は、一方の入力端に終了カウンタ信号を受け
、他方の入力端にホスト装置が供給する「新たな増分の
ロード」信号を受ける。ロジック・オア信号は、経路１
２８を介して、パイプライン・アキュムレータ回路１２
０に供給して、変化増分又は位相変調を指示する。パイ
プライン・アキュムレータ回路１２０は、ＲＯＭ又はＲ
ＡＭ５０をアドレス指定する出力データを発生して、デ
ータ５２を出力させ、所定波形を合成する。

【００２６】アキュムレータ回路１２０は、位相変調値
（ＮＥＷ−Ｄ）を受ける第１入力端子１２２と、増分値
（ＮＥＷ−Ｃ）を受ける第２入力端子１２４と、詳細に
後述する如く通常モード及び位相変調モード間で切り替
えるための２進モード信号を受けるモード入力端子１２
６とを具えている。

【００２７】図２〜図４は、アキュムレータ回路１２０
の詳細なブロック図を示し、図５は、図２〜図４の位置
関係を示す。上述と同様に、パイプライン・アキュムレ
ータを一連のＮ個のパイプライン・ステージに分割する
。なお、各ステージは、Ｑ（ｑ）個のビット位置を有す
る。各アキュムレータ・ステージは、対応するアキュム
レータ・ブロック内で実現する。これは、例えば、アキ
ュムレータ・ブロック１２２はステージ１内であり、ア
キュムレータ・ブロック１２４はステージＮ内である。 アキュムレータ・ブロック回路は、本質的には、図１９
〜図２１に示すものと同じである。図２〜図４は、従来
例と同様の出力遅延均一化部分１２６も含んでおり、こ
れについては更に後述する。

【００２８】以下の如く、入力遅延均一化回路により、
入力データをアキュムレータ・ブロックに供給する。こ
の入力回路は、一連のスイッチ・ブロックを含んでいる
。これは、例えば、スイッチ・ブロック１３０がパイプ
ライン・ステージ１であり、スイッチ・ブロック１３２
がパイプライン・ステージＮである。各スイッチ・ブロ
ックは、Ｑビットの出力ポートを具えており、これらは
、対応するアキュムレータ入力ポートに結合されて、増
分データをアキュムレータの１個のステージに供給する
。例えば、スイッチ・ブロック１３０は、増分データを
アキュムレータ・ブロック１２２（ステージ１）に供給
し、スイッチ・ブロック１３０Ｎは、増分データをアキ
ュムレータ・ブロック１２４（ステージＮ）に供給する
。

【００２９】スイッチ・ブロックは、本質的には同じで
ある。各スイッチ・ブロックは、第１入力ポート、例え
ば、ブロック１３０Ｎへの入力ポート１４４を具えてお
り、所定の新たな周波数増分値を表す第１の２進ワード
（ＮＥＷ−Ｃ）の対応ビットを受ける。特に、ＮＥＷ−
Ｃを分割して、整然とした一連のビットのＮ個のグルー
プを形成する。各グループのビット数は、パイプライン
・ステージの大きさに等しいＱである。ビットの各グル
ープをスイッチ・ブロックの各々の第１入力ポートに供
給する。

【００３０】各スイッチ・ブロックは、第２入力ポート
、例えば、ポート１４５を具えており、所定の位相変調
増分値を表す第２の２進ワードＮＥＷ−Ｄのビットを受
ける。同様に、ＮＥＷ−Ｄを分割して、１グループ当た
りＱビットの整然とした一連のＮ個のグループを形成す
る。ビットの各グループをスイッチ・ブロックの各々の
第２入力ポートに供給する。設計例を参照して後述する
如く、ＮＥＷ−Ｄは、ビットのＮグループよりわずかに
少ないグループで構成してもよい。この場合、ＮＥＷ−
Ｄビットは、アキュムレータの最上位ステージに対応す
るスイッチ・ブロックに供給する。

【００３１】各スイッチ・ブロック１３０、１３０Ｎは
、各選択入力端子、例えば、入力端子１４６で各スイッ
チ・ブロックに供給する２進選択信号の状態に応じた動
作の通常モード又は非変調モードにおいて、対応アキュ
ムレータ・ブロックの入力用のデータを選択する。安定
状態の動作、即ち、一定の合成した波形周波数で位相変
調のない動作では、スイッチ・ブロック１３０〜１３０
Ｎは、互いに、一定増分値をアキュムレータに供給する
。

【００３２】Ｎビットのシフト・レジスタ１４０を一連
のＮ個のフリップ・フロップ回路、例えば、ステージ１
のフリップ・フロップ１４２及びステージＮのフリップ
・フロップ１４２Ｎにより構成する。シフト・レジスタ
を構成するように配置したフリップ・フロップ回路の相
互接続及び詳細は既知であるので、詳細な説明を省略す
る。各フリップ・フロップ回路のＱ出力端子をスイッチ
・ブロック（例えば、１３０Ｎ）の各々の選択入力端（
例えば、ステージＮの１４６）に接続して、対応２進選
択信号を供給する。フリップ・フロップ回路へのクロッ
ク入力端は、アキュムレータ・クロック信号を受ける。

【００３３】図６は、単独のスイッチ・ブロック１３０
の詳細なブロック図である。このスイッチ・ブロックは
、フリップ・フロップ回路に結合したマルチプレクサか
ら成る回路をＱ個だけ繰り返している。例えば、第１マ
ルチプレクサ１３１の出力端子１３２は、フリップ・フ
ロップ回路１３４のＤ入力端子に結合している。

【００３４】各マルチプレクサの選択入力端子（例えば
、１３３）は、２進選択信号を受け、モード入力端子（
例えば、１３４）は、２進モード信号を受ける。これら
選択信号及びモード信号は、マルチプレクサを制御して
、４つの入力の１つを選択する。図７に示す真理値表に
従って選択した入力は、出力端子（例えば、１３２）に
供給する。

【００３５】各スイッチ・ブロック内の選択入力端子を
互いに結合して、選択信号を受けるようにし、そのスイ
ッチ・ブロック内の総てのマルチプレクサを制御する。 総てのスイッチ・ブロックを通じての総てのモード入力
端子は、後述の如く、共通モード信号を受ける。さらに
、スイッチ・ブロックを通じての総てのフリップ・フロ
ップ回路のクロック入力端子は、共通クロック信号を受
ける。選択入力信号、モード入力信号及びフリップ・フ
ロップ・クロック信号は、所定のスイッチ・ブロックに
対して共通なので、後述の如く、１個のスイッチ・ブロ
ック内の総てのマルチプレクサ（ＭＵＸ）／フリップ・
フロップ回路（ＦＦ）を並列にすることは、有効である
。

【００３６】各マルチプレクサの第１入力端子（例えば
、１３６）は、対応する位相変調データ・ビット（ＮＥ
Ｗ−Ｄで示す）を受ける。所定スイッチ・ブロック内の
総てのマルチプレクサの第１入力端子は、互いに、Ｑビ
ット幅の第１スイッチ・ブロック入力ポートを形成する
。同様に、各マルチプレクサの第２入力端子（例えば、
１３８）は、対応する増分データ・ビット（ＮＥＷ−Ｃ
で示す）を受ける。所定スイッチ・ブロック内の総ての
マルチプレクサの第２入力端子は、互いに、Ｑビット幅
の第２スイッチ・ブロック入力ポートを形成する。

【００３７】同様に、スイッチ・ブロック内のマルチプ
レクサの出力端子（例えば、１３２）は、互いに、マル
チプレクサ出力ポートを形成する。スイッチ・ブロック
内のフリップ・フロップ回路のＤ入力端は、互いに、デ
ータ・ポートを形成する。マルチプレクサの出力ポート
をデータ・ポートに結合する。フリップ・フロップ回路
のＱ出力端子は、互いに、Ｑ出力ポートを形成する。マ
ルチプレクサ出力ポート、データ・ポート及びＱ出力ポ
ートは、夫々Ｑビット幅である。

【００３８】フリップ・フロップ・クロック入力端（例
えば、１３５）は、アキュムレータ・クロック信号を受
ける。各フリップ・フロップのＱ出力端子は、帰還経路
（例えば、１３７）を介して、対応するマルチプレクサ
の第３入力端子に結合する。すなわち、Ｑ出力ポートは
、第３マルチプレクサ入力ポートに結合する。

【００３９】再び図２〜図４を参照する。シフト・レジ
スタ１４０をスイッチ・ブロック１３０〜１３０Ｎに結
合して、一連のＮ個の２進選択信号を発生する。特に、
各シフト・レジスタのＱ出力端子（例えば、ステージＮ
−１のノード１４７）をスイッチ・ブロックの各々に接
続して、対応する選択信号を供給する。

【００４０】シフト・レジスタの総てのビットをクリア
して、スイッチ・ブロックを制御できる。総てのマルチ
プレクサ選択信号が０にセットされると、これらマルチ
プレクサは、図７の真理値表に示すように、一定周波数
動作用に第２入力ポートから前のＱを発生するか、第１
入力ポートからのＮＥＷ−Ｃを発生して新たな増分を変
化させる。

【００４１】次に本発明の動作を説明する。図７に示す
如く、各スイッチ・ブロックのマルチプレクサ（及びそ
のスイッチ・ブロック）は、３つの入力である前のＱ、
ＮＥＷ−Ｃ及びＮＥＷ−Ｄの選択した１つを発生できる
。安定状態動作（即ち、固定周波数及び位相）に対して
、モード信号は低（０）であり、選択信号は総て低（０
）であるので、各マルチプレクサは、前に蓄積したＱ出
力を発生する。これについては、真理値表の第１行を参
照されたい。アキュムレータは、各クロック・サイクル
に応答して、前に蓄積した増分値だけ単に増分を行う。 選択信号が低に対して、シフト・レジスタがクリアされ
る。

【００４２】増分値を変化させるために、モード信号は
低に留まり、選択信号は順次出力されなければ（高にな
らなければ）ならないので、スイッチ・ブロックの各々
は、順次切り替わり、適切な時点で、２進で上位に向か
うＮＥＷ−Ｃを発生する。これについては、図７の真理
値表の第２行を参照されたい。このように行うためには
、１ビット（ロジック高）をシフト・レジスタの最下位
ステージ（ＬＳＢ）（ノード１４１）に入力する。次の
クロック・サイクルにおいて、ＬＳＢのＱ出力端子は、
発生すべき選択信号として１（ロジック高）を出力し、
マルチプレクサを切り替えて、ＮＥＷ−Ｃ値を発生させ
る。これは、上述の如く、スイッチ・ブロックにより順
次行い、ＮＥＷ−Ｃ増分値を変化させる。

【００４３】モード信号は、後述の如く、位相変調動作
に対して高（１）となる。選択信号が低の間、各マルチ
プレクサはＮＥＷ−Ｃの所定増分値を発生する。選択信
号が高になると、選択されたマルチプレクサは、ＮＥＷ
−Ｄである位相変調増分値を発生する。各スイッチ・ブ
ロックを順次選択して、コーヒレントに位相変調増分を
入力する一方、選択されないスイッチ・ブロックはＮＥ
Ｗ−Ｃを発生する。すなわち、選択されないスイッチ・
ブロックは、シフト・レジスタ・パルスが通過した後、
ＮＥＷ−Ｃ値の発生に戻る。ＮＥＷ−Ｃ、ＮＥＷ−Ｄ及
び繰り返しの値を変更して、従来装置の典型的なＤＤＳ
周波数及び位相変調の通常範囲にできる。

【００４４】図８〜図１６は、ガリウム・ヒ素デジタル
集積回路で実現するように設計した本発明の実施例を示
すＣＡＤ図である。なお、図８〜図１１で１組の回路と
なり、図１２及び図１３で１組の回路となり、図１４及
び図１５で１組の回路となる。この実施例では、１２ス
テージにパイプライン化された２４ビット・アキュムレ
ータを用いている。この回路は、１２ビット位相変調を
行う。

【００４５】図８〜図１１において、アキュムレータは
、最下位ステージを表すブロック１２２を含んでいる。 ブロック１２２は、入力Ａ（０）、Ａ（１）及び適切な
クロック信号を受け、次のステージの入力として出力デ
ータ信号ＡＣ−Ｑ（０）、ＡＣ−Ｑ（１）及びキャリー
出力ＣＯ（１）を発生する。ウインドウ１６０は、アキ
ュムレータの次の１０個の上位のステージを表す。 また、ブロック１２４は、アキュムレータの最上位ステ
ージを表す。ブロック１２４は、入力信号Ａ（２２）及
びＡ（２３）と、ウインドウ１６０からのキャリー入力
信号ＣＯ（１１）を受け、データ出力信号ＡＣ−Ｑ（２
２）及びＡＣ−Ｑ（２３）を発生する。ブロック１６５
及び１６６で表す回路がアキュムレータ・クロック信号
を発生する。このアキュムレータ・クロック信号回路は
従来のものであるので、これ以上の説明は省略する。

【００４６】ロード可能なダウン・カウンタ及びその関
連回路をブロック１６２が表す。このダウン・カウンタ
は、ＬＰ−ＣＮＴ（６：０）で表す外部からの入力信号
を受け、その出力信号の１つとして終了カウント信号Ｔ
Ｃを発生する。このカウンタの詳細は、図１２及び図１
３を参照して後述する。

【００４７】入力遅延均一化回路をブロック１６４で表
す。ブロック１６４は、ＮＥＷ−Ｃワードを受ける。こ
こでは、ＮＥＷ−Ｃは、ＰＨＳ−Ｃ（２３：０）で表す
が、２３：０は従来の如き一連の２４ビット数を表す。 ブロック１６４は、ＰＨＳ−Ｄ（２３：１２）で表すＮ
ＥＷ−Ｄワードも受ける。この実施例では、位相変調デ
ータの１２ビットのみを用いるが、１２ビットは、多く
のアプリケーションで適切な位相変調分解能である。こ
れらビットは、アキュムレータの上位１２ビットに対応
する。よって、ＰＨＳ−Ｄ（２３：１２）＝０００．．
．１において、最小の位相ジャンプの結果、アキュムレ
ータ内で４０２４の１つの部分がジャンプする。

【００４８】入力ブロック１６４は、ＰＭ（２３：１２
）で表すモード信号も受ける。１２ビットのみが必要で
あるが、ＮＥＷ−Ｄデータ（１２ビット）を供給するス
イッチ・ブロックのみがモード信号を必要とする。これ
については、更に後述する。入力ブロック１６４は、３
６個のクロック信号ＣＫＡＲＧ（３６：０）も受けるが
、これについても後述する。入力回路ブロック１４０は
、コーヒレントな入力データＡ（２３：０）をアキュム
レータに供給する。ブロック１６４の詳細は、図１４及
び図１５を参照して後述する。ブロック１５０は、リセ
ット信号ＲＡＣ（３４：０）を発生して、アキュムレー
タをリセットする。

【００４９】従来の技術の欄で説明したのと同様であり
、ブロック１７０で示す従来の出力遅延均一化回路にア
キュムレータ出力信号ＡＣ−Ｑ（２１：１２）を供給す
る。メモリ・アドレスを形成するのに用いる高位のビッ
トのみを均一化する必要がある。均一化回路１７０は、
コーヒレントな出力データ信号ＡＣＣ（１１：０）を発
生する。この出力データ信号を用いて、例えば、ＲＡＭ
をアドレス指定する。ウインドウ１７６は、バッファ１
７８の１２個の繰り返しであり、出力データ信号ＡＣＣ
（Ｉ）を緩衝して、アドレス・データ信号ＲＡＭ−ＡＤ
（Ｉ）を形成する（Ｉは０から１１）。

【００５０】図１２及び図１３において、ブロック１６
２は、ここではウインドウ１８０で示すロード可能なダ
ウン・カウンタ及び関連回路を具えている。ウインドウ
１８０は、このウインドウ内に示す回路の７個の繰り返
しを示す（Ｉは０から６）が、各繰り返しがカウンタの
各ステージを形成する。このウインドウ回路は、Ｄフリ
ップフロップ回路１８８に結合した入力ゲート１８２を
含んでいる。

【００５１】各ステージの入力ゲート１８２は、イニシ
ャル・カウントＬＰ−ＣＮＴ（Ｉ）の各ビット、次の下
位ステージからのデータ・ビットＱ（Ｉ）、カウンタが
最終状態に達したことを示す終了信号ＤＯＮＥ（Ｉ）を
受ける。終了信号の高は、イニシャル・カウント・ビッ
トをフリップフロップのＤ入力端にゲートして、カウン
タにロードするが、ＤＯＮＥ低は、Ｑ（Ｉ）データ・ビ
ットをフリップフロップにゲートして、計数を持続させ
る。

【００５２】総てのカウンタ出力信号ＮＱ（１：７）が
低で、カウンタが最終カウントに達したことを示すと、
オア・ロジック・ゲート１９０の配列は、１（高）をフ
リップフロップ回路１９４に供給する。フリップフロッ
プ１９４のＱ出力端子を緩衝することにより、入力信号
ＤＯＮＥ（０：６）をカウンタ１８０に供給し、ＤＵＮ
−Ｂ信号を発生する。

【００５３】ＤＵＮ−Ｂ信号は、１をフリップフロップ
回路１９８にクロックする。フリップフロップ１９８の
Ｑ出力端子は、終了カウント信号ＴＣをホスト・プロセ
ッサに供給する。フリップフロップ１９８は、プロセッ
サによりハンドシェーク（ＡＣＫ−ＴＣ）するように配
置された入力ゲート１９９をリセットする。他のフリッ
プフロップ回路２２０は、終了信号（ＤＵＮ）を受け、
それに応答して、ロジック１（ＹＨＩ）をＱ出力端子に
クロックする。このロジック１をゲートして、信号ＬＤ
−ＬＰを発生して、後述の如く、シフト・レジスタを初
期化する。

【００５４】図１４及び図１５において、１２ビット・
シフト・レジスタをウインドウ２１０で示す。このウイ
ンドウは、ここではフリップフロップ回路２１２である
ウインドウ内の回路の１２個の繰り返しである。各フリ
ップフロップＱ出力端子を次のステージのＤ入力端子（
ＳＳ（Ｊ））に接続するので、これらフリップフロップ
は互いにシフト・レジスタを構成する。

【００５５】ウインドウ２１４は、単なる「トランスレ
ータ」である。すなわち、ＣＡＤソフトウェアでは、Ｓ
Ｓ（Ｊ）で示す信号（シフト・レジスタの出力信号）を
ＳＳＰ２（２＊Ｊ−１）（Ｊは１から１２）に中継する
。これらは、後述のスイッチ・ブロック・マルチプレク
サ選択信号になる。同様に、ウインドウ２１６は、ＣＫ
ＡＲＧ（Ｊ）で示すクロック信号をＳＲＣＫ（Ｊ−２４
）（Ｊは２４から３５）に中継する。よって、高位のＣ
ＫＡＲＧクロック信号（ノード２２０の入力）は、シフ
ト・レジスタ・クロック信号ＳＲＣＫ（Ｊ）となり、フ
リップフロップ２１２をクロックする。

【００５６】ウインドウ２３０は、位相変調スイッチ・
ブロック機能を果たす回路を示す。特に、ウインドウ２
３０は、図示の回路の１２個の繰り返し（Ｊは１２から
２３）を表し、１２ビット位相変調を行う。このウイン
ドウ回路は、フリップフロップ２３４のＤ入力端に結合
された出力端子Ｙを有する４：１マルチプレクサ回路２
３２を具えている。各マルチプレクサ２３２の入力端は
、ＮＥＷ−ＤワードＰＨＳ−Ｄ（Ｊ）の各ビット、（２
つの入力端に結合した）ＮＥＷ−ＣワードＰＨＳ−Ｃ（
Ｊ）の各ビット、及び帰還経路２３６を介して供給され
る前のＱ出力ビットを受ける。このマルチプレクサは、
ホスト・プロセッサが供給したモード信号ＰＭ（Ｊ）と
、選択信号ＳＳＰ２（Ｊ）（シフト・レジスタ出力信号
）とが制御する。

【００５７】ウインドウ２４０は、低位ビット用のスイ
ッチ・ブロック回路を示す。なお、Ｊは０から１１であ
る。この例では、位相変調は低位ビットに影響を与えな
いので、２：１マルチプレクサを有するフリップフロッ
プ回路２４２から成る簡単なスイッチ・ブロック回路が
適切である。これらスイッチ・ブロックは、ＮＥＷ−Ｃ
ワードＰＨＳ−Ｃ（Ｊ）又は帰還経路２４４を介して供
給された前のＱビットから選択したビットのみを必要と
する。よって、フリップフロップ２４２へのマルチプレ
クサ入力ステージは、選択ビットＳＳＰ２（Ｊ）により
制御し、モード・ビットを必要としない。選択シフト・
レジスタ（ウインドウ２１０）、位相変調スイッチ・ブ
ロック（ウインドウ２３０）及び簡略化したスイッチ・
ブロック（ウインドウ２４０）は、総てクロック信号Ｃ
ＫＡＲＧ（３６：０）により駆動するので、これらは同
期的に動作する。ウインドウ２４０は、経路２４５を介
して出力ビットＱ（０：１１）を発生する。これらビッ
トは、ウインドウ２３０からの出力信号Ｑ（１２：２３
）と連結されて、アキュムレータの入力用のノード２４
６にて出力ビットＱ（２３：０）を形成する。

【００５８】４：１マルチプレクサ２５０は、初期ビッ
トＳＳ（０）を発生して、シフト・レジスタの最下位ス
テージをロードする。マルチプレクサ２５０は、ロード
・コマンド信号ＬＤ−ＬＰ及びシフト・レジスタＬＳＢ
出力ＳＳ−Ｂ（１）により制御されて、ＬＳＢが既に１
出力信号の場合、０をシフト・レジスタにロードする。 また、ダウン・カウンタが終了カウント（ＤＯＮＥ（６
）が高）を表し、ロード・コマンド信号が発生する場合
、１及び単一の１のみをシフト・レジスタにロードする
。よって、このロード・コマンドは、繰り返し位相変調
モードをイネーブルする。付加回路２５２は、リセット
用に、クロック同期を行うが、これは当業者になじみが
ある。

【００５９】図１６において、図８〜図１１の一部に示
した集積回路の一例は、所定波形のルックアップ用に、
オンボードＲＯＭ２６０を更に具えている。出力マルチ
プレクサ／レジスタ配列２６４は、ＲＯＭ出力データ又
は外部ＲＡＭをアドレス指定するアドレス・データを選
択する。出力回路をこれ以上説明しないが、当業者には
明かであろう。

【００６０】図１７は、図８〜図１６の回路の動作をシ
ミュレーションして発生した波形の振幅対時間のシミュ
レーション・プロットである。このプロットは、１８０
度の繰り返し位相変調が行われた正弦波形の完全な１サ
イクルを示す。このシミュレーションについて、ＮＥＷ
−Ｃ＝１００，０００であり、ＮＥＷ−Ｄ＝４００であ
る。また、ダウン・カウンタ・ロード値は５５である。

【００６１】

【発明の効果】上述の如く本発明によれば、入力遅延均
一化に必要とするフリップフロップの数を大幅に減少で
きる。また、フリップ・フロップの数を減らすことによ
り素子の数も減るので、装置の面積及び消費電力も減り
、クロック分配も容易になる。

【図面の簡単な説明】

【図１】本発明による完全均一化パイプラインＤＤＳ装
置の機能ブロック図である。

【図２】図１の装置の一部の詳細なブロック図である。

【図３】図１の装置の一部の詳細なブロック図である。

【図４】図１の装置の一部の詳細なブロック図である。

【図５】図２〜図４の位置関係を示す図である。

【図６】図２〜図４の１つのスイッチ・ブロックの詳細
なブロック図である。

【図７】図６のマルチプレクサの真理値表を示す図であ
る。

【図８】本発明を実施したＤＤＳ集積回路の一例の一部
を示す高レベルＣＡＤによる図である。

【図９】本発明を実施したＤＤＳ集積回路の一例の一部
を示す高レベルＣＡＤによる図である。

【図１０】本発明を実施したＤＤＳ集積回路の一例の一
部を示す高レベルＣＡＤによる図である。

【図１１】本発明を実施したＤＤＳ集積回路の一例の一
部を示す高レベルＣＡＤによる図である。

【図１２】図８〜図１１のロード可能なダウン・カウン
タ部分の詳細なＣＡＤによる図である。

【図１３】図８〜図１１のロード可能なダウン・カウン
タ部分の詳細なＣＡＤによる図である。

【図１４】図８〜図１１の入力遅延部分の詳細なＣＡＤ
による図である。

【図１５】図８〜図１１の入力遅延部分の詳細なＣＡＤ
による図である。

【図１６】図８〜図１１のＤＤＳ集積回路のＲＯＭ及び
出力回路の高レベルＣＡＤによる図である。

【図１７】図８〜図１６の集積回路により発生した波形
を示す図である。

【図１８】従来の均一化パイプラインＤＤＳ装置の機能
ブロック図である。

【図１９】図１８の装置の一部の詳細なブロック図であ
る。

【図２０】図１８の装置の一部の詳細なブロック図であ
る。

【図２１】図１８の装置の一部の詳細なブロック図であ
る。

【図２２】図１９〜図２１の位置関係を示す図である。

【符号の説明】

５０　　ＲＯＭ又はＲＡＭ １１０　　ロード可能なダウン・カウンタ１２０　　ア
キュムレータ １３０　　スイッチ・ブロック １３１　　マルチプレクサ １４０　　シフト・レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　１ステージ当たりＱビットでＮステー
   ジ（Ｑ及びＮは１より大きい整数）を有し、アキュムレ
   ータ・クロック信号で駆動するパイプライン・アキュム
   レータを用いた入力遅延均一化回路であって、上記アキ
   ュムレータの入力用の所定の新たな増分値を表し、各グ
   ループがＱビットであるＮ個の第１ビット・グループか
   ら成る第１の２進ワードを受ける第１入力手段と、各々
   が上記アキュムレータの各ステージに対応する一連のＮ
   個のスイッチ・ブロックとを具え、該スイッチ・ブロッ
   クの各々は、上記第１の２進ワードのビット・グループ
   の各１個を受ける上記第１入力手段に結合された第１マ
   ルチプレクサ入力ポート、第２マルチプレクサ入力ポー
   ト、２進マルチプレクサ選択信号の状態に応じて上記第
   １及び第２マルチプレクサ入力ポートの選択した一方に
   結合されるマルチプレクサ出力ポートを有するマルチプ
   レクサ手段と、上記マルチプレクサ出力ポートと結合し
   て選択されたデータを受けるデータ・ポートと、蓄積デ
   ータを循環させるために上記第２マルチプレクサ入力ポ
   ートに結合されたＱ出力ポートと、上記アキュムレータ
   ・クロック信号を受けるクロック入力端子とを有し、上
   記アキュムレータ・クロック信号に応じて上記データ・
   ポートのデータを蓄積し、上記Ｑ出力ポートに上記蓄積
   したデータを発生する蓄積手段と、該蓄積手段のＱ出力
   ポートの各々を上記アキュムレータの対応ステージに結
   合して増分データを発生する手段と上記マルチプレクサ
   選択信号の総てを所定の２進状態にセットし、上記第２
   マルチプレクサ入力ポートを対応するマルチプレクサ出
   力ポートに結合する手段を有する選択手段とを具え、該
   選択手段は、上記アキュムレータ・クロック信号に応答
   して、上記選択信号の各々の２進状態を順次変化させて
   、上記スイッチ・ブロックの連続した各々において各第
   １マルチプレクサ入力ポートを対応するマルチプレクサ
   出力ポートに順次結合して、上記第１グループを上記ア
   キュムレータに供給する手段を更に具えたことを特徴と
   する入力遅延均一化回路。
2. 【請求項２】　　クロック信号により駆動されて増分デ
   ータを処理するＮステージのパイプライン・アキュムレ
   ータと、所定の増分値を表し、各々が上記アキュムレー
   タの各ステージに対応するＮ個の第１ビット・グループ
   である第１の２進ワードを受ける第１入力手段と、位相
   変調増分値を表し、各々が上記アキュムレータの各ステ
   ージに対応するＭ個（ＭはＮ以下の０でない整数）のビ
   ット・グループである第２の２進ワードを受ける第２入
   力手段と、各々がアキュムレータのＭ個の最上位ステー
   ジに対応し、上記第１入力手段に結合して上記第１ビッ
   ト・グループの各々を受け、上記第２入力手段に結合し
   て上記第２ビット・グループの各々を受け、上記アキュ
   ムレータの対応ステージに結合して増分データを発生す
   るＭ個のスイッチ・ブロックと、２進選択信号に応じて
   、上記第１及び第２ビット・グループの一方を上記増分
   データとして選択する上記Ｍ個のスイッチ・ブロックの
   各々に設けられた手段と、上記クロック信号に駆動され
   、各々が上記スイッチ・ブロックの各々に結合されたＱ
   出力端子を有して対応する２進選択信号を発生する少な
   くともＭ個のステージを有するシフト・レジスタと、単
   一ビットを上記シフト・レジスタにロードしてパルスを
   発生する手段とを具え、上記シフト・レジスタのＭ個の
   ステージをパルスが伝搬し、上記選択信号が各スイッチ
   ・ブロックを制御して第２ビット・グループを上記アキ
   ュムレータの対応するステージに供給し、上記パルスが
   通過した後、対応する上記第１ビット・グループを供給
   するように切り替えが戻ることを特徴とするデジタル・
   シンセサイズ装置。