JPH0836036A

JPH0836036A - データ・パターン発生装置

Info

Publication number: JPH0836036A
Application number: JP6189066A
Authority: JP
Inventors: Iwao Akiyama; 巌秋山
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1994-07-20
Filing date: 1994-07-20
Publication date: 1996-02-06

Abstract

(57)【要約】【目的】任意の長さのデータ・パターンを発生させ
る。【構成】第１メモリ１２は、データ・パターンを並列
データとして記憶する。シフト・レジスタ１８は、第１
メモリ１２からの並列データを直列データに変換する。
シフト量制御回路１６は、シフト・レジスタ１８のシフ
ト量（並直列変換率）を制御する。第２メモリ１４は、
第１メモリ１２の並列データに対応する並直列変換率の
変換率情報を記憶し、シフト量制御回路１６に供給す
る。アドレス供給手段１０は、第１及び第２メモリ１２
及び１４に共通のアドレスを供給する。シフト量制御回
路１６は周期が可変のジョンソン・カウンタを有し、第
２メモリからの変換率情報によりカウンタの周期を変更
し、例えば、１０ビットの並列データならば、ロードか
ら１０クロック目で次のロード信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ・パターン発生
装置に関し、特にデータ・パターンの長さを任意に設定
できるデータ・パターン発生装置に関する。

【０００２】

【従来の技術】データ・パターン発生装置は、種々の電
子回路に所望のデジタル・パターンを供給するために使
用される。例えば、種々の機器を開発中に、まだ未完成
の回路が出力すべき信号をこのデータ・パターン発生装
置で発生させ、他の回路を検査するといったように利用
される。

【０００３】図６は、従来のデータ・パターン発生装置
の一例のブロック図である。これは、メモリ４の各アド
レスにデータ・パターンの並列データが記憶してあり、
これを直列データに変換してデータ・パターンとして出
力する。２は並列データの出力順序を決めるシーケンサ
である。１は、シーケンサ２を制御するシーケンス制御
回路である。また、３はシーケンサによって制御される
アドレス発生器、５は並列データを直列データに変換す
る並直列変換器（シフト・レジスタなど、ＳＲ）であ
る。並直列変換器５が出力した直列データは、上述のよ
うにそのままでも利用できるが、同じように生成した直
列データを複数並列に用意してデジタル・アナログ変換
器（Ｄ／Ａ）を用いてアナログ信号に変換すれば、波形
発生装置としての応用もできる。

【０００４】高速動作のＤ／Ａは比較的入手が容易であ
るが、大容量メモリを高速動作させるのは一般に困難で
ある。そこで、ビット数ｎの並列データをメモリ４に記
憶しておき、低速な分周クロック（周波数ｆｎ）に従っ
て並列にデータを読出し、並直列変換器５で直列データ
に並直列変換し、周波数ｆｒの高速な基準クロックに従
って直列データを並直列変換器５から出力することによ
って、見かけ上高速なデータ・パターンを生成すること
ができる。これに対応してアドレス発生器３は、分周ク
ロックｆｎでクロックされ、メモリ４にアドレスを供給
する。なお、一般に分周クロックｆｎは、並列データの
ビット数ｎに対応して基準クロックｆｒを分周比ｎで分
周したものとする。

【０００５】

【発明が解決しようとする課題】しかし、上述の従来例
では、メモリが出力する並列データのビット数ｎに対応
して直列データもｎ個単位の長さでしか発生させること
ができない。つまり、ｎの整数倍の長さのデータ・パタ
ーンしか発生させることができず、任意長のデータ・パ
ターンを発生させることができない。

【０００６】そこで本発明の目的は、任意の長さのデー
タ・パターンを発生させることができるデータ・パター
ン発生装置を提供することである。

【０００７】

【課題を解決するための手段及び作用】本発明は、任意
の長さのデータ・パターンを発生させることができるデ
ータ・パターン発生装置を提供する。第１メモリ１２
は、データ・パターンを並列データとして記憶する。並
直列変換手段１８は、第１メモリ１２からの並列データ
を直列データに変換する。変換率制御手段１６は、並直
列変換手段１８の並直列変換率を制御する。第２メモリ
１４は、第１メモリ１２の並列データに対応する並直列
変換率の変換率情報を記憶し、変換率情報を変換率制御
手段１６に供給する。アドレス供給手段１０は、第１及
び第２メモリ１２及び１４に共通のアドレスを供給す
る。これによって、第１メモリ１２の並列データと、こ
れに対応する変換率情報が並行して出力される。変換率
制御手段１６は周期可変カウンタを有し、第２メモリか
らの変換率情報によりカウンタの周期を変更し、直列デ
ータを同期させるクロックをこのカウンタでカウントと
し、カウンタの出力信号に応じて第１メモリ１２からの
並列データを並直列変換手段１８にロードする。また、
カウンタの出力信号に応じて変換率情報を変換率制御手
段１６にロードする。

【０００８】

【実施例】図１は、本発明によるデータ・パターン発生
装置のブロック図である。第１メモリ１２は、データ・
パターンを並列データとして記憶している。第２メモリ
１４は、第１メモリ１２の並列データに対応する並直列
変換率の変換率情報を記憶し、変換率情報（シフト量情
報）をシフト・レジスタ（ＳＲ、並直列変換手段）１８
に供給する。変換率情報は、並列データが記憶されたア
ドレスと対応する第２メモリ１２のアドレスに記憶され
る。アドレス・カウンタ（アドレス供給手段）１０は、
第１及び第２メモリに共通のアドレスを供給し、これに
よって第１メモリ１２の並列データと、これに対応する
変換率情報が並行して出力される。変換率情報は、シフ
ト量制御回路１６に供給される。シフト量制御回路１６
は、変換率情報に基づいてシフト・レジスタ１８のシフ
ト量を制御する。これらによって、シフト・レジスタ１
８は並列データを任意の長さの直列データに変換し出力
する。

【０００９】図２は、少なくとも８２データを出力する
場合の第１及び第２メモリの対応する各アドレスの内容
を示す概念図である。この例では、第１メモリのアドレ
ス０〜３には１０ビットの並列データ、アドレス４〜６
には９ビットの並列データ、アドレス７〜８には８ビッ
トの並列データを記憶している。即ち、アドレス０〜８
に８２データを記憶している。これに対応し、第２メモ
リのアドレス０〜３には”００”の変換率情報、アドレ
ス４〜６には”１０”の変換率情報、アドレス７〜８に
は”１１”の変換率情報を記憶している。即ち、２ビッ
トの変換率情報”００”はシフト・レジスタ１８のシフ
ト量が１０であることを示し、変換率情報”１０”はシ
フト量が９であることを示し、変換率情報”１１”はシ
フト量が８であることを示す。

【００１０】図３は、本発明によるシフト量制御回路
（変換率制御手段）１６の１実施例を示している。５段
のＤフリップフロップ（Ｄ・ＦＦ）３０〜３８は、変形
ジョンソン・カウンタ（周期可変カウンタ）を構成す
る。アンド・ゲート２４〜２６及びオア・ゲート２８
は、帰還選択回路を構成する。２ビットの変換率情報Ｓ
０及びＳ１は、入力ラッチ部のＦＦ２０及びＦＦ２２に
夫々保持される。帰還選択回路は、入力ラッチ部の制御
に応じてＦＦ３６及びＦＦ３８からの帰還を選択的に第
１段のＦＦ３０に供給する。アンド・ゲート４２は、ジ
ョンソン・カウンタのデコード回路である。アンド・ゲ
ート４２の出力信号は出力ラッチ（Ｄ・ＦＦ）４０に一
時的に保持され、クロックに同期して出力される。出力
ラッチ４０の出力信号は、シフト・レジスタ１８のロー
ド（ＬＤ）信号として使用される。リセット信号は、各
フリップフロップの初期化に使用される。また、クロッ
ク（ＣＬＫ）には、シフト・レジスタ１８が出力する直
列データの同期に使用されるクロックと同じ周波数のも
のを使用する。

【００１１】図４は、変換率情報Ｓ０及びＳ１が”１
１”の場合のシフト量制御回路のタイミング・チャート
を示している。まず、動作の開始時点で、リセット信号
によって全てのフリップフロップはリセットされる（ク
ロックの最初の０の時点）。よって、ＦＦ２０及びのＱ
は”０”ＦＦ２２の／Ｑは”１”に初期化される。ＦＦ
／Ｑ３及び／Ｑ４からの帰還信号は”１”であるため、
アンド・ゲート２５及び２６の出力はともに”１”とな
り、ＦＦ３０のＤ０入力に供給される。よって、クロッ
クの最初の１の時点で、Ｑ０が”１”に立ち上がる。よ
って、Ｑ０及び／Ｑ１〜／Ｑ３が全て”１”となるた
め、アンド・ゲート４２が”１”を出力し、次のクロッ
クでラッチ４０が”１”のロード（ＬＤ）信号を出力す
る。

【００１２】ロード信号によって、ＦＦ２０及びＦＦ２
２はＳ０及びＳ１をロードするので、ＦＦ２０のＱは”
１”にＦＦ２２の／Ｑは”０”になる。／Ｑ３が”０”
になると、アンド・ゲート２４〜２６の出力は全て”
０”となるので、その次のクロックでＱ０が”０”に立
ち下がる。その後、／Ｑ３が”１”に立ち上がった時点
では、／Ｑ４は”０”であるが、アンド・ゲート２４
が”１”を出力するため、その次のクロックでＱ０が”
１”に立ち上がり、よってさらにその次のクロックでロ
ード信号が出力される。即ち、変換率情報Ｓ０及びＳ１
が”１１”の場合には、シフト量制御回路は４段のジョ
ンソン・カウンタとして機能し、クロックを８カウント
する毎にロード信号が出力される。これは、分周比８で
クロックを分周していることになる。

【００１３】次に変換率情報Ｓ０及びＳ１が”００”の
場合について説明する。簡単のため、上述と同様に初期
化し、Ｑ０が”１”に立ち上がり、最初のロード信号が
発生した後の動作を考える。まず、Ｑ０が”０”に立ち
下がる条件について考えると、／Ｑ３が／Ｑ４より１ク
ロック先に”０”になっても／Ｑ４はまだ”１”である
ために、アンド・ゲート２６が”１”を出力している。
よって、／Ｑ４が”０”になった時点の次のクロックで
Ｑ０は”０”に立ち下がる。さらにその後のＱ０が”
１”に立ち上がる条件について考えると、／Ｑ３が／Ｑ
４より１クロック先に”１”になっても／Ｑ４はまだ”
０”であるために、アンド・ゲート２５及び２６は”
０”のままである。／Ｑ４が”１”に立ち上がると、ア
ンド・ゲート２５及び２６は”１”を出力し、よってそ
の次のクロックでＱ０は”１”に立ち上がり、さらにそ
の次のクロックでロード信号が出力される。即ち、変換
率情報Ｓ０及びＳ１が”００”の場合には、シフト量制
御回路は５段のジョンソン・カウンタとして機能し、ク
ロックを１０カウントする毎にロード信号が出力され
る。つまり、分周比は１０である。

【００１４】図５は、変換率情報Ｓ０及びＳ１が”１
０”の場合のタイミング・チャートである。同様に簡単
のため、リセット信号で初期化し、Ｑ０が”１”に立ち
上がり、最初のロード信号が発生した後の動作を考え
る。まず、Ｑ０が”０”に立ち下がる条件について考え
ると、／Ｑ３が／Ｑ４より１クロック先に”０”になっ
ても／Ｑ４はまだ”１”であるために、アンド・ゲート
２６が”１”を出力している。よって、／Ｑ４が”０”
になった時点の次のクロックでＱ０は”０”に立ち下が
る。さらにその後のＱ０が”１”に立ち上がる条件につ
いて考えると、／Ｑ３が／Ｑ４より１クロック先に”
１”になると／Ｑ４はまだ”０”であっても、アンド・
ゲート２４が”１”を出力し、よってその次のクロック
でＱ０は”１”に立ち上がり、さらにその次のクロック
でロード信号が出力される。即ち、変換率情報Ｓ０及び
Ｓ１が”１０”の場合には、Ｓ０及びＳ１が”００”の
場合より、ロード信号を出力する周期が１クロック短く
なるので、クロックを９カウントする毎にロード信号を
出力することになる。つまり、分周比は９である。

【００１５】続いて、変換率情報Ｓ０及びＳ１が”０
１”の場合について説明する。同様にＱ０が”１”に立
ち上がった後の動作を考えると、／Ｑ３が”０”になっ
た時点の次のクロックでＱ０は”０”に立ち下がる。そ
の後のＱ０は、／Ｑ４が”１”になるとアンド・ゲート
２５が”１”を出力し、その次のクロックで”１”に立
ち上がり、その次のクロックでロード信号が出力され
る。このように、クロックをクロックを９カウントする
毎にロード信号を出力することになる。つまり、分周比
９の場合には、Ｓ０及びＳ１を”１０”又は”０１”の
どちらかで使用すれば良い。

【００１６】シフト・レジスタ１８は、ロード信号を受
けて第１メモリからの並列データをロードする。上述の
ように初期化後最初のロード信号以外のロード信号につ
いては、並列データのビット数に応じてクロックを分周
して生成されるので、例えば、並列データが１０ビット
であれば、ロードから１０クロック目に次のロード信号
が発生することになる。並列データを直列データに変換
するシフト・レジスタは周知なので、詳細な説明は省略
する。

【００１７】以上、本発明の好適実施例を説明したが、
本発明はここに説明した実施例のみに限定されるもので
はなく、本発明の要旨を逸脱することなく必要に応じて
種々の変形及び変更を実施し得ることは当業者には明ら
かである。例えば、シフト量制御回路の帰還選択回路に
は、マルチプレクサを用いても良い。また、上述では、
５段のＤフリップフロップでジョンソン・カウンタを構
成する例を示したが、リング・カウンタ等でも良い。た
だし、この場合、分周比に応じて多数のフリップフロッ
プが必要なる。上述では分周比が８〜１０の例を示した
が、他の分周比でも実施可能である。第１及び第２メモ
リは、１つのメモリのメモリ空間を分割する（例えば複
数のメモリ・バンクにする）ことによって設けても良
い。

【００１８】

【発明の効果】本発明によれば、メモリの各アドレスに
記憶する並列データのビット数を一定数にする必要がな
いので、並列データを直列データに変換して高速なデー
タ・パターンを発生させる長所を維持しながら、各アド
レスの並列データのビット数の組み合わせにより任意の
長さのデータ・パターンを発生させることができる。

【図面の簡単な説明】

【図１】本発明によるデータ・パターン発生装置のブロ
ック図である

【図２】本発明による第１及び第２メモリの対応する各
アドレスの内容の概念図である。

【図３】本発明によるシフト量制御回路（変換率制御手
段）の１実施例を示す図である。

【図４】変換率情報が”１１”の場合の本発明によるシ
フト量制御回路のタイミング・チャートである。

【図５】変換率情報が”１０”の場合の本発明によるシ
フト量制御回路のタイミング・チャートである。

【図６】従来のデータ・パターン発生装置の一例のブロ
ック図である。

【符号の説明】

１０アドレス・カウンタ（アドレス供給手段）１２第１メモリ１４第２メモリ１６シフト量制御回路（変換率制御手段）１８並直列変換回路２０入力ラッチ２２入力ラッチ２４〜２８帰還選択回路３０〜３８ジョンソン・カウンタ（周期可変カウン
タ）４０出力ラッチ４２デコード回路

Claims

【特許請求の範囲】

【請求項１】データ・パターンを並列データとして記
憶する第１メモリと、該第１メモリからの上記並列データを直列データに変換
する並直列変換手段と、該並直列変換手段の並直列変換率を制御する変換率制御
手段と、上記第１メモリの上記並列データに対応する上記並直列
変換率の変換率情報を記憶し、該変換率情報を上記変換
率制御手段に供給する第２メモリと、上記第１及び第２メモリに共通のアドレスを供給するア
ドレス供給手段とを具えるデータ・パターン発生装置。
【請求項２】上記変換率制御手段が周期可変カウンタ
を有し、上記変換率情報により上記カウンタの周期を変
更し、上記直列データを同期させるクロックを上記カウ
ンタでカウントとし、該カウンタの出力信号に応じて上
記第１メモリからの上記並列データを上記並直列変換手
段にロードすることを特徴とする請求項１記載のデータ
・パターン発生装置。
【請求項３】上記カウンタの出力信号に応じて上記変
換率情報を上記変換率制御手段にロードすることを特徴
とする請求項２記載のデータ・パターン発生装置。