JPS63202105A

JPS63202105A - 発振器

Info

Publication number: JPS63202105A
Application number: JP62207364A
Authority: JP
Inventors: アール　ダブリュ．マックーン，ジュニア
Original assignee: DIGITAL R F SORIYUUSHIYONZU CO; DIGITAL R F SORIYUUSHIYONZU CORP
Current assignee: DIGITAL R F SORIYUUSHIYONZU CO; DIGITAL R F SORIYUUSHIYONZU CORP
Priority date: 1987-02-06
Filing date: 1987-08-20
Publication date: 1988-08-22
Also published as: US4746880A; EP0278045A3; IL83384A0; EP0278045A2; AU7835287A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は電子発振器、特に、数値制御の周波数、数値制
御の位相、プログラム可能な波形、数値制御の振幅を持
つ信号を得るための発振器に関するものである。

（従来の技術）カウンタから発生する信号を入力するためのアドレス入
力と、ディジタル／アナログ変換器（ＤＡＣまたはＤ／
Ａ）を駆動するためのデータ出力を備えた波形マツプ（
ＲＯＭ）が、０、　ＦｒｅｄｒｉｋｓｓｏｎおよびＥ、
　Ｔｈｏｍａｓの米国特許第４゜０３９．８０６号、Ｄ
、　Ｂｅｃｋｅｒの米国特許第４゜１９２．００７号、
Ｒ，５ｃｏｔｔの米国特許第４，２８３．７６８号、Ｄ
、　ＨｃＦａｙｄｅｎの米国特許第４゜３０１．４１５
号に開示されている。

０、　Ｆｒｅｄｒｉｋｓｓｏｎおよび［’、　Ｔｈｏｍ
ａｓの特許に記載のＲＯＭ（２２）（波形マツプ）の場
合は、時間の関数として発生する正弦曲線の振幅または
偏角を個別に表わす一連の２進語が記憶される。

０、　ＦｒｅｄｒｉｋｓｓｏｎおよびＥ、　Ｔｈｏｍａ
ｓの特許明細書の第３図には、各種位相値に対するアド
レス動作を説明する円が示されている。０．　Ｆｒｅｄ
ｒｉｋｓｓｏｎおよびＥ、　Ｔｈｏｍａｓの特許明細＠
（段落３の１１〜３２行）によれば、ｒＸ　（Ｔ）が周
波数ｆ。の連続正弦曲線を表わすものとしたとき、ただし、ｆｏは周波数、Ｔは周期とする。各区分に対す
る式（１）はとなる。もちろん、Ｘ　（ｎ）は「）番目の間隔全体に
おける関数の値であり、この例では、各間隔は１″とす
ることが好ましい。

位相円（第３図の１６）の各円弧によって正弦曲線の１
つの偏角が決定される。偏角は個々の時間間隔Ｔ／３６
０の関数として発生する。しかし、その正確なディジタ
ル表示値、つまり、式（２）で与えられる値もまた、正
弦波発生器（第２図の１４）の容量の関数となる。」Ｊ、　Ｂｕｔｌｅｒに付与された米国特許第３，６８９
゜９１４号には（位相）アキユミユレータが開示されて
いる。このＪ、　ａｕｔ＋ｅｒの特許明細書の第１図に
おいてブロック（１６）で示されている（位相）アキユ
ミユレータは、ディジタル発生器１２およびクロック（
２０）によって駆動され、それにより、ディジタル／ア
ナログ変換器（１８）が駆動され、その変換器から三角
波信号または鋸歯状波信号が出力される。

Ｊ、　ＢｕｔｌＣ！ｒの特許明細書の第２図には、４個
のフルアダー３２−３８と５個のＪ−にフリップフロッ
プ４０−４８を備えた４段（位相）アキユミユレータが
示されている。これらのアダーはそれぞれ前段のキャリ
ー出力が後段のキャリー人力に接、続されるカスケード
構成になっている。各アゲ−の２つの加数人力のうち一
方はディジタル発生器に接続され、各アゲ−の２つの相
補出力は４個の７リツプフロツブのＪおよびに入力にそ
れぞれ接続される。５つ目のフリップ７０ツブは、Ｊ入
力が４段目のアゲ−のキャリー出力に直結され、Ｋ入力
がインバータ（６０）を介して４段目のアゲ−のキャリ
ー出力に接続されている。各フリップフロップの王入力
は、クロックによって駆動されるタイムバッチ（５８）
の５つの入力のうちの各対応入力に接続されている。各
７リツブフロツブの出力は対応アダーの他方の加数人力
に接続され、帰還ループが形成される。クロック回路か
らの各クロック毎にアキユミユレータは記憶数値に入力
２進数埴を加算し、その和で記憶値を更新する。（段落
２．２０〜２４行）Ｊ、　ｅｕｔ＋ｃｒの（位相）アキユミユレータはさら
に、４個の排他的ＯＲゲート５０〜６０（１の補数回路
を形成する）を備えている。具体的には、各排他的ＯＲ
ゲートの２つの入力の一方は４個のフリップフロップの
各対応する１個に接続され、各フリップ７０ツブの出力
はディジタル／アナログ変換器に接続されている。各排
他的ＯＲゲートの他方の入力は信号線に接続され、その
信号線がスイッチ（２２）によって第５フリツプフロツ
プの出力または回路接地に選択的に切り換えられること
により、三角波または鋸歯状波の信号が選択される。

Ｊ、　Ｂｕｔｌｅｒの（位相）アキユミユレータ（算術
シンセサイザ）は、Ｅ、　Ｎ０３Ｓｅｎの米国特許第４
゜０２１．７５７号および第４，１１４．１１０号に（
１対のブロック１６．２０として）組み込まれている。

その米国特許第４．１１４，１１０号明細書の第３図に
１つのブロックとして示されている詐術シンセサイザ（
位相アキユミユレータ）の周波数レジスタ（２０）は、
微細周波数選択信号と、アナログ／ディジタル変換３（
１９）（ブロック）でアナログ信号から変換された信号
とによって駆動される。

Ｔ、　ＧｅｎｒｉＣｈの米国特許第４．５１４，６９６
号明ｍｓの第１図には、並列ディジタルアダー（１２）
とレジスタ（１４）を備えた数値制御発振器（ＮＯＣ）
（位相アキユミユレータ）が示されている。このアダー
は一連の入力端子（１０）に接続された第１の加数入力
群と、第２の加数入力群と、一連の出力を備えている。

レジスタはアダーの一連の出力に接続された入力群と、
端子（１６）に接続された入力と、出力端子群（１８）
および第２のアダー加数入力群に接続された出力群とを
備えている。

Ｔ、　Ｇｅｎｒｉｃｈの特許の場合、アダーとレジスタ
は共にＮビット幅の回路である。また、この特許明Ｉ［
書く段落３．３２〜６４行）によれば、「アダーへの１
語入力はＦＲＥＱと呼ばれる所望の周波数を表わすＮピ
ット語である。レジスタは最終の加算結果を保持するた
めに使用される。その結果は端子（１６）に加えられる
パルスによって決まる周期で更新される。したがって、
このＮＧＯはクロック入力周波数とディジタル語Ｆ　Ｒ
Ｅ　Ｑの大きさによって決定される周期で加数動作を行
なうアキユミユレータである。これらの各位の間には次
の関係が成り立つ。

ＦＲＥＱＦＯＵＴＰＵＴ”’　Ｆ　ＣＫ　　　　　　　　　　　
（１）Ｎただし、ＦｏＵ工ＰＵＴ一端子１８における出力の最上
位ビットの繰り返し率ＦＣＫ一端子１６に供給される入力クロックの周波数Ｎ−アダー１２のビット容量ＦＲＥＱ−人力記ＦＲＥＱの数値とし、次の関係が成り立つものとする。

０≦ＦＲＥＱ≦２’−’　　　　　　（２１したがって
、となり、そのステップはとなる。ＪｒｌＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　５ｏｌｉｄ−８ｔ
ａｔｅ　Ｃ１ｒｃｕｉｔ　、　　Ｊの１９８４年８月号
（Ｖｏｌ、５Ｇ−１９、第４号）の４９７〜５０６ペー
ジに記載されているり、　５ｕｎｄａｒｌａｎｄ　、　
Ｒ，５ｔｒａｕｃｈ、　Ｓ、　Ｗｈａｒｆｉｅｌｄ　。

Ｈ，Ｐｅｔｅｒｓｏｎ　、　Ｃ，Ｃｏ１ｅによる論文に
は一連のブロック（第２図）が示されており、１対のア
ダーが（位相アキユミユレータを形成する）１対のレジ
スタを駆動し、そのレジスタ対が１の補数回路を駆動し
、その回路が１対のＲＯＭを駆動し、そのＲＯＭが別の
１対のレジスタを駆動し、そのレジスタ対が別のアダー
を駆動し、そのアダーが別の１の補数回路を駆動し、そ
の回路がもう１つのレジスタを駆動する構成になってい
る。

また、Ｒ，ｂｉｃｋｌｏ１／およびＡ、　１ｌｕｎｔの
米国特許第４．３８８．５１号やＡ、　Ｃｒｏｗｌｅｙ
の米国特許第４．５１６．０８４号も興味ある例といえ
る。

（発明の概要）本発明は、数値制御の周波数、数値制御の位相、プログ
ラム可能な波形、数値υ１！Ｉの振幅を持つ信号を発生
させるための発振器を提供することを主目的とする。

本発明はまた、０ＭＯ８技術を利用して少なくとも部分
的に単一デバイスに集積可能な発振器を提供することを
目的とする。

さらに本発明は、数値制御の周波数、数値制御の位相、
プログラム可能な波形、数値制御の振幅を持つ信号を発
生させるための高速発振器を提供することを目的とする
。

本発明による数値制御の変調発振器の好適実施例を簡単
に説明すると、周波数変調または位相変調用のディジタ
ル数を受信するための変調選択回路と、別の各種形式の
ディジタル数を受信づるだめの同調回路と、変調選択回
路の数値に同調回路の数値を加えるための周波数変調回
路が設けられる。この発振器はまた、位相アキユミユレ
ータを備えており、位相アキユミユレータに既に記憶さ
れている総和値に周波数変調回路からの総和値が加算さ
れ、クロック信号によって決まる時限毎に位相アキユミ
ユレータの総和値で元の記憶値を更新する。発振器はさ
らに、位相アキユミユレータの記憶値と位相選択回路の
値を加算する位相変調回路と、位相変調回路の総和値の
１の補数を用意し、位相変調回路の総和またはその補数
を選択的に出力する出力選択回路を備えている。最少に
、この発振器には、一連の振幅値を記憶すると共に、（
変調）位相アキユミユレータで選択された数によって示
される記憶位置に記憶されている数値を抽出するための
波形マツプと、数値を受信し、その受信数値と上記抽出
値を乗算するゲイジタルマルチプライアと、マルチプラ
イアからの積を振幅とする信号を出力するディジタル／
アナログ変換回路が含まれる。

本発明に関する上記その他の目的は、以下に付図を参照
しながら述べる本発明の好適実施例の説明において明ら
かにされる。

（実施例）第１図において、本発明による数値制御式変調発振器の
好適実施例の全体構成が参照番号１０゜で示されている
。発振器１００は変調選択回路１１ｏ、同調回路１１２
）周波数変調回路１１４、位相アキユミユレータ１１６
、位相変調回路１１８、出力選択回路１２０で構成され
る。

変調選択回路１１０は、２４ビツト２進数を表わす外部
信号を入力するための２４線入力バス１３０に接続され
ると共に、変調形式をその信号状態で示す外部選択信号
を入力するだめの入力線に接続される。変調選択回路１
１０はまた、周波数変調回路１１４に対する駆動信号を
出力するための２４１１１バス１３４と、位相変調回路
１１８に対する駆動信号を出力するための２４Ｉ／ａバ
ス１３６に接続される。選択回路１１０からは、線１３
２上の信号状態による選択にしたがってバス１３４また
はバス１３６に信号が出力され、その信号で表わされる
数値がバス１３４またはバス１３６に接続される。

そのため、選択回路１１０にはゲート回路とインバータ
（図には明示されていない）が含まれている。各ゲート
回路には第１および第２の２人力ＡＮＤゲートが含まれ
る。第１のＡＮＤゲートは、一方の入力がインバータの
入力に接続され、他方の入力がバス１３０の２４１１中
の対応線に接続され、そして、出力はバス１３４の２４
線中の対応線に接続される。第２のＡＮＤゲートは、一
方の入力がインバータの出力に接続され、他方の入力が
バス１３０の２４線中の対応線に接続され、そして、出
力はバス１３４の２４線中の対応線に接続される。イン
バータの入力はさらに、？３１３２に接続される。

同調回路１１２は２４１１バス１４０と３本の信号線１
４２，１４４，１４６に接続され、それらを介して外部
信号を入力される。同調回路１１２はまた、２４線バス
１４８に接続され、周波数変調回路１１４を駆動するた
めの２４ビツト２進数を表わす信号をそのバス上に出力
する。

同調回路１１２は線１４２．１４４から入力される外部
信号の状態に応じて選択される３つのモードで動作する
。パラレルモード（線１４２上の信号が論理Ｈ）のとぎ
には、バス１４０の２４線上の信号状態で表される２４
ピツトの２進数が、同調回路１１２からバス１４８に出
力される。

バスモード（！Ｄ１４２上の信号が論理し）のときは、
同調回路１１２に記憶されている２４ビツト２進数を表
ず信号が、その同調回路からバス１４８の２４線上に出
力される。この（バス）モードでは、記憶された数値は
１回に８ビツト（１バイト）づつ更新（記憶）される。

具体的には、記憶数値についてバス１４０の９番線およ
び１０番線上の信号の状態によって選択された部分（バ
イト）が、バス１４０の下位Ｓａ上の信号状態で示され
るバイトで更新され、この更新動作は、バス１４０の１
１番線上の信号状態によって決まる時期に行なわれる。

同様に、シリアルモード（線１４４土の信号が論理Ｌ）
のときにも、同調回路に記憶された２４ビツトの２進数
を表わす信号が同調回路１１２からバス１４８に出力さ
れる。しかし、この場合は記憶数値が１回に１ビツトづ
つ更新（記憶）され、光学エンコーダによる発生信号と
互換性を持つ。

光学エンコーダを用いて、シャフトの回転角度を示す信
号を発生させることができる。その場合、互いに直角位
相（１／４周期、電気角９０°）の矩形波信号対が発生
する。その矩形波の状態変化によって所定のシャフト回
転角度が示される。そして、信号の相対位相（第１信号
、第２信号間の進相または遅相）によって回転方向が示
される。

したがって、第１の信号の状態変化が生じた時に第２の
信号の状態が論理Ｈであれば、シャフトは所定の角度だ
け回転したことになる。その時の状態変化がＨ−＋Ｌか
Ｌ−）Ｈによって回転方向が互いに逆になる。シリアル
モードの場合、この２つの矩形波は外部的に発生し、２
４ａバス１４０の１９番線および２０番線上からそれぞ
れ入力される。

さらに詳しく説明すると、同調回路１１２には、マルチ
プレクサ１５０、カウンタラッチ１５２）バスモードＩ
ＩＩ　Ｉ１１回路１５４、シリアルモードυ１１１１回
路１５６が含まれている。マルチプレクサ１５０は、標
準の７４１５７（図示せず）と同等の回路からなる第１
および第２の４ｇ１Ｊ組の２線対１線デ一タ選択／多重
回路で構成される。第１の７４１５７型回路は、その８
個組みのＡデータ入力が２４１０バス１４０の下位８つ
の信号線にそれぞれ接続され、別の８個組のＢデータ入
力が２４１１バス１４０の下位１６の信号線の内０上位
８つにそれぞれ接続されている。第２の７４１５７型回
路は、８個組みのＡデータ入力が２４線バス１４０の下
位８つの信号線にそれぞれ接続され、別の８個組のＢデ
ータ入力が２４線バス１４０の上位８つの信号線にそれ
ぞれ接続されている。各７４１５７型回路の選択入力は
線１４２に接続される。

カウンタラッチ１５２は、標準の７４１９１と同等の６
個（３対）のプリセット式アップダウンカウンタ回路（
図示せず）を備えている。第１の７４１９１型回路は４
個組のデータ入力（Ａ、Ｂ。

Ｃ，Ｄ）を備えており、各入力は２４線バス１４Ｏの下
位４つの信号線に接続される。第２の７４１９１型回路
も４個組のデータ入力を備えており、各入力は２４線バ
ス１４０の下位８つの信号線の内の上位４つに接続され
る。第３の７４１９１型回路は４個組のデータ入力を備
えており、各入力はマルチプレクサ１５０の第１の７４
１５７型回路の８個のＹ出力の内の下位４出力にそれぞ
れ接続される。カウンタラッチ１５２の第４の７４１９
１型回路の４個組みデータ入力は、マルチプレクサ１５
０の第１の７４１５７型回路の８個のＹ出力の内の上位
４出力にそれぞれ接続される。第５の７４１９１型回路
の４個組みデータ入力は、第２の７４１５７型回路の８
個のＹ出力の内の下位４出力にそれぞれ接続される。第
６の７４１９１型回路の４個組みデータ入力は、第２の
７４１５７型回路の８個のＹ出力の内の上位４出力にそ
れぞれ接続される。カウンタラッチ１５２の各７４１９
１型回路のイネーブル入力は線１４４に接続される。７
４１９１型回路のデータ出力（ＱΔ、ＱＢ、ＱＣ，ＱＤ
）は合計で２４個になり、これら各出力は２４線バス１
４８の各対応線に接続される。７４１９１型回路に含ま
れる他の入出力接続については後述する。

バスモード制御回路１５４は第１および第２のインバー
タと、第１および第２の３人力ＮＡＮＤゲートと、標準
の７４１３９と同等の２線対４線デコ一ダ／デマルチプ
レクサ回路と、標準の７４１５７と同等の４個組の２線
対１線選択／マルチプレクサ回路で構成される（いずれ
も図示せず）。

第１のＮＡＮＤ回路は、一つの入力が第１インバータを
介して線１４２に接続され、もう１つの入力はバスモー
ドのときにイネーブル信号を受信するために第２インバ
ータを介して２４線バス１４０の１１１１！に接続され
、残りの入力はａｌｌ　４４に接続されている。第２の
ＮＡＮＤ回路は、２つの入力が１１１４２に接続され、
残りの入力は１ａ１４４に接続されている。７４１３９
型回路は、（アクティブＬの）イネーブル入力が第１Ｎ
ＡＮＯゲートの出力に接続され、２つの選択入力＜Ａ、
Ｂ）はバスモードのときに外部のバスアドレス選択信号
を受信するために２４１ｉ１バス１４０の９番線、１０
番線にそれぞれ接続されている。

制御回路１５４の７４１５７型回路は、４つのΔデータ
入力の下位３人力が７４３１９型回路の下位３つのＹ出
力にそれぞれ接続され、（アクティブＬ）のストローブ
入力（Ｇ）が第２ＮＡＮＤゲートの出力に接続され、選
択入力は第１ＮＡＮＤゲートの出力に接続されている。

さらに、制御回路１５４の７４１５７型回路の下位３つ
のＹ出力は、下位から順にカウンタラッチ１５２の第１
および第２の７４１９１型回路の（アクティブＬの）ロ
ード入力と、第３および第４の７４１９１型回路のロー
ド入力と、第５および第６の７４１９１型回路のロード
入力にそれぞれ接続されている。

シリアルモード制御回路１５６は第１および第２のバッ
ファと、第１、第２）第３のＤ型フリップ７０ツブ（図
示されていないが、標準の７４７４と同等回路）で構成
される。第１のＤ型フリップフロップは、シリアルモー
ドのときに外部発生の２つの矩形波信号を受信するため
に、Ｄ入力が第１バツフアを介して２４線バス１４０の
１９番線に、そして、クロック人力が第２バツフアを介
して２４線バス１４０の２０番線にそれぞれ接続されて
いる。第１のＤ型フリップフロップのＱ出力はカウンタ
ラッチ１５２に含まれる６ｆＭの７４１９１型計数回路
の各アラ１ダウン入力に接続される。この構成において
、バス１４０の１９番線に発生する矩形波信号がバス１
４０の２０番線上に発生する矩形波信号より進相状態で
あれば、第１のＤ型フリップフロップのＱ出力に論理り
の信号が現れ、７４１９１型回路の内のクロック入力の
ある回路がカウントアツプ、カウントダウンを始める。

第１フリツプフロツプと７４１９１型回路が安定するた
めの遅延時間を得るために、第２および第３のＤ型フリ
ップフロップは、各り０ツク入力に発振器１００のクロ
ック信号が入力されるような接続になっている（これに
ついては、位相アキユミユレータのところで述べる）。

第２７リツプフロツブのＤ入力は第２バツフアの出力に
接続され、第３フリツプフロツプのＤ入力は第２フリツ
プフロツプのＱ出力に接続される。

シリアルモード制御回路１５６はさらに、インバータと
、第１および第２のバッファと、標準の７４１３８と同
等の２線対４１デコ一ダ／デマルチプレクサ回路と、さ
らに６個のインバータと、標準の７４２４と同等の６個
のＡＮＤ−ＮＯＲゲートと、６個の２人力ＮＯＲゲート
を備えており、この構成（図示せず）によってシャフト
回転に関する選択的な感度が得られるようになっている
。（各７４２４型ゲートは第１および第２の２人力ＡＮ
Ｄゲートと、２人力ＮＯＲゲートを利用している。ＮＯ
Ｒゲートの２つの入力は個別に２つのＡＮＤゲートの出
力に接続される。第１のＡＮＤゲートの２つの入力は７
４２４型回路の第１の２個組み入力を形成、そして、第
２のＡＮＤゲートの２つの入力は７４２４型回路の第２
の２個組み入力を形成する。ＮＯＲゲートの出力は７４
２４型回路の出力を形成する。）７４１３８型回路のイネーブル入力は一方のインバータ
を介して線１４２に接続され、３つの選択入力（Ａ、Ｂ
、Ｃ）はそれぞれ、２４線バス１４０の１６番線、１７
番線、１８番線に接続され、これらの線を介して外部発
生のシャフト回転感度選択信号が入力される。７４１３
８型ロ路の最上位および最下位のＹ出力は使用されない
。７４１３８型回路の８つのＹ出力のうち残りの６つは
、６個の７４２４型ゲートの各１個の第１組入力にそれ
ぞれ接続されると共に、伯の６個のインバータの各１個
を介して６個の７４２４型ゲートの各１個の第２組入力
に接続される。（２つの発振器がカスケード接続される
場合は第１の７４２４型ゲートの第１組入力のその他の
入力は発振器１００と同等の別の発振器から発生するキ
ャリー信号を受信するために線１４６に接続される。）
残りの５個（第２から第６まで）の各７４２４型回路の
第１組入力の残りの入力はカウンタラッチ１５２に含ま
れる６個の７４１９１型回路のうち下位５つの回路の各
キャリー出力にそれぞれ接続される。（カウンタラッチ
１５２に含まれる６個の７４１９１型回路の最上位回路
のキャリー出力は発振器１００と同等のもう１つ別の発
振器の駆動に利用される。）７４２４型ゲートの第２組
入力の残りの入力は第３フリツプフロツプのＱ出力に接
続される。６個のＮＡＮＤゲートはそれぞれ、その１つ
の入力に７４１３８型回路のイネーブル入力が接続され
る。６個のＮＡＮＤゲートのそれぞれ残りの入力には６
個の７４２４型ゲートのうちの各対応ゲートの出力が接
続され、６個のＮＡＮＤゲートのそれぞれの出力はカウ
ンタラッチ１５２に含まれる６個の７４１９１型回路の
それぞれのクロック入力が接続される。

周波数変調回路１１４は２４ビツト加算器１６０を備え
ている。この加算器は、一方の加数入力群を形成する２
４個の入力が２４！Ｉａバス１３４の各対応線に接続さ
れ、他方の加数入力群を形成する２４個の入力が２４線
バス１４８の各対応線に接続され、２４個の加算出力が
２４１ｍパス１６２の各対応線に接続されている。

位相アキユミユレータ１１６は２４ビット加算Ｂ１７０
と、２４ビツトラツチ１７２を備えている。一方の加数
入力群を形成する２４個の入力が２４線バス１６２の各
対応線に接続され、他方の加数入力群を形成する２４個
の入力が２４線バス１７４の各対応線に接続され、２４
個の加算出力が２４線バス１７６の各対応線に接続され
ている。

ラッチ１７２の２４個のデータ入力は２４ｍバス１７６
の各対応線にそれぞれ接続され、このラッチの２４個の
データ出力は２４１１パス１７４の各対応線に接続され
ている。ラッチ１７２のクロック入力は線１７８に接続
され、その線を介して外部発生のシステムクロック信号
が入力される。

位相変調回路１１８は２４ビツト加梓器１８０を備えて
いる。この加算器は、一方の加数入力群を形成する２４
個の入力が２４線バス１３６の対応線に接続され、他方
の加数入力群を形成する２４個の入力が２４線バス１７
４の各対応線に接続される。加算器１８０からの２４の
加算出力群のうち、上位１２の出力が使用され、それら
は１２線バス１８２の各対応線に接続される。

出力選択回路１２０は１２線バス１８２と、外部発生の
選択信号入力用のＩ！ｉ１１９０と、１２線出力バス１
９２に接続されている。選択回路１２０は線１９０上の
外部発生信号の状態に応じて２種類のモードで動作する
。全円モードのときは、選択回路１２０からバス１９２
に信号が出力され、バス１８２上に現れる信号状態で表
わされる１２ピツト２進数がバス上に出力される。半円
モードのときは、バス１８２の最上位線の信号状態が［
。

であれば、選択回路１２０からバス１９２に信号が出力
され、バス１８２の１２線のうち下位１１の線上の信号
状態で表わされる１１ビット２進信号がバス上に出力さ
れる。バス１８２の１２線のうち最上位線の信号状態が
Ｈの場合は、バス１８２の下位１１の線上に現れる信号
状態で表わされる数の１の補数を示す信号が選択回路１
２０からバス１９２に出力される。

上記目的のため、選択回路１２０には１の補数回路を形
成する１１個の排他的ＯＲゲート（図示せず）が設けら
れている。さらに詳しくいえば、各排他的ＯＲゲートの
２つの入力のうち一方は１２１１バス１８２の下位１１
の各対応線に接続され、他方の入力は１２線バス１８２
の最上位線に接続されている。

選択回路１２０にはさらに、２線対１線デ一タ選択／マ
ルチプレクサ回路が含まれている。このマルチプレクサ
回路は、各Ａデータ入力が１２線バス１８２の各対応線
に接続され、各８データ入力が選択回路１２０の各対応
の排他的ＯＲゲートの出力に接続され、各Ｙ出力は１２
線バス１９２の各対応線に接続され、そして、選択入力
は線１９０に接続されている。

この好適実施例では、発振器１００を構成する前述の全
構成要素（変調選択回路１１０、同調回路１１２）周波
数変調回路１１４、位相アキユミユレータ１１６、位相
変調回路１１８、出力選択回路１２０）は０ＭＯ８技術
を利用した単一のデバイス１９９に集積回路化されてい
る。

発振器１００はまた、波形マツプ２１０、ディジタルマ
ルチプライア２１２）ディジタル／アナログ変換器２１
４を利用している。好適実施例では、サイプレス社（Ｃ
ｙｐｒｅｓｓ　５ｅ１ｃｏｎｄｕｃｔｏｒ　Ｉｎｃ、　
）製のＣＹ７Ｇ２９１のようなプログラマブルリードオ
ンリーメモリ（ＦＲＯＭ）が波形マツプ２１０に含まれ
ている。このＰＲＯＭは、各アドレス入力がバス１９２
の各対応線に接続され、各データ出力がバス２３０の各
対応線に接続される。

ＰＲＯＭには発振器角度（マツプ）の関数としての波形
振幅（ディジタル値）のリスト（マツプ）が記憶される
。別の実施例では、波形マツプ２１０にマツプ記憶用の
デュアルポートのランダムアクセスメモリが含まれる。

好適実施例に使用されるディジタル・マルチプライア２
１２は、ロジックデバイス社（ＬｏｇｉｃＤｅｖｉｃｅ
　Ｉｎｃ、　）製のＬＭＵＯ８（符号つき）やＬＭＬＪ
８Ｕ　（符号なし）などのゲイジタルマルチプライアで
構成される。このマルチプライアは一方のデータ入力群
を形成する各入力がバス２３０の各対応線に接続され、
もう一方のデータ入力群を形成する各入力はバス２４０
の各対応線に接続された状態でバス上の外部振幅信号を
受信し、そして、各データ出力はバス２４２の各対応線
に接続される。

好適実施例におけるディジタル／アナログ変換回路２１
４はＡＭＤ社製のＡＭ６０１２のような変換装置で構成
される。この変換回路は各データ入力がバス２４２の各
対応線に接続され、データ出力が線２５０に接続される
。

当該分野の関係者には上記説明から明らかなように、本
発明は多少の変更や修正が可能である。

したがって、この種の変更や修正はすべて、「特許請求
の範囲」に包含されるものとする。

【図面の簡単な説明】

第１図は本発明による数値制御式変調発振器のブロック
図である。（参照符号の説明）１００・・・発振器　　　　１１０・・・変調選択回路
１１２・・・同調回路　　　１１４−・・周波数変調回
路１１６・・・位相アキユミユレータ１１８・・・位相変調回路　１２０・・・出力選択回路
１５０・・・マルチプレクサ１５２・・・カウンタラッチ１５４・・・バスモード制御回路１５６・・・シリアルモードＩＩＩ　Ｉ１１回路１６０
・・・加算器　　　　１７０・・・加算器１７２・・・
ラッチ　　　　１８０・・・加算器２１０・・・波形マ
ツプ２１２・・・ディジタル・マルチプレクサ２１４・・・
Ｄ／Ａ変換回路

Claims

【特許請求の範囲】

（１）加算器を含む周波数変調回路と、加算器およびラ
ッチを含む位相アキユミユレータと、加算器を含む位相
変調回路を有する発振器において、前記周波数変調回路
内の前記加算器の第１の加数入力群が第１のディジタル
数の入力用、第２の加数入力群は第２のディジタル数を
表わす信号の入力用として使用され、前記の第１および
第２のディジタル数の合計値が前記周波数変調回路内加
算器の出力として前記加算器の出力群から発生し、前記
位相アキユミユレータ内の前記加算器の第１の加数入力
群が前記総和信号の入力用として前記周波数変調回路内
加算器の前記出力群に接続され、第２の加数入力群は記
憶数値を表わす信号の入力用として使用され、前記周波
数変調回路内加算器による総和と前記記憶数値との総和
を表わす信号が前記位相アキユミユレータ内加算器の出
力として前記位相アキユミユレータ内加算器の出力群か
ら発生し、前記位相アキユミユレータ内のラッチのデー
タ入力群が前記総和信号の入力用として前記位相アキユ
ミユレータ内加算器の前記出力群に接続され、前記ラッ
チのクロック入力が外部発生クロック信号の入力用とし
て使用され、前記ラッチのデータ出力群は前記位相アキ
ユミユレータ内加算器の第２の加数入力群に接続され、
前記記憶数値信号を発生させるため、前記クロック信号
によって決まる一連の時限の各時点で前記位相アキユミ
ユレータ内加算器から出力される総和信号の状態が前記
位相アキユミユレータ内ラッチによってラッチされ、前記位相変調回路内の前記加算器の第１の加数入力群が
第３のディジタル数を表わす信号の入力用として使用さ
れ、第２の加数入力群は前記記憶数値信号の入力用とし
て前記位相アキユミユレータ内ラッチの前記出力群に接
続され、前記第３のディジタル数値と前記記憶数値の総
和を表わす信号が前記位相変調回路内加算器の出力とし
て前記位相変調回路内加算器の出力群から発生すること
を特徴とする前記発振器。
（２）特許請求の範囲１項において、さらに、第４のデ
ィジタル信号の入力および外部発生の選択信号入力用と
して変調選択回路が含まれ、この変調選択回路は周波数
変調回路内加算器の前記第１加数入力群と位相変調回路
内加算器の前記第１加数入力群に接続され、前記変調選
択回路から前記第１ディジタル数信号と前記第３ディジ
タル数信号が出力されたとき、前記第１の数値と第３の
数値のうちの一方が前記選択信号の状態によって決定さ
れる前記第４信号の数値と等しくなることを特徴とする
前記発振器。
（３）特許請求の範囲第１項において、さらに、前記第
２ディジタル数を記憶すると共に前記第２ディジタル数
信号を出力する手段と前記記憶数値の選択的部分を更新
する手段とを含む同調回路が含まれ、この同調回路が周
波数変調回路内加算器の前記第２加数入力群に接続され
ることを特徴とする前記発振器。
（４）特許請求の範囲１項において、さらに、前記位相
変調回路内加算器による総和の少なくとも一部の１の補
数を示す数を出力する手段と前記位相変調回路内加算器
による総和と前記１の補数のうち選択された一方を出力
する手段とを含む出力選択回路が含まれ、前記総和信号
を入力するために前記選択回路が前記位相変調回路内加
算器の前記出力群に接続されることを特徴とする前記発
振器。
（５）特許請求の範囲第１項において、さらに、１個づ
つの数値を記憶する所定数の記憶位置を持つ波形マップ
が含まれ、前記位相変調回路内加算器による総和信号か
ら得られる信号が前記波形マップに入力され、前記位相
変調回路内加算器による総和信号から得られる前記信号
によってアドレス指定される記憶位置の記憶数値を表わ
す信号が前記波形マップから出力されることを特徴とす
る前記発振器。
（６）特許請求の範囲第５項において、さらにディジタ
ルマルチプライアが含まれ、このマルチプライアの第１
の入力群が前記記憶数値信号の入力用として前記波形マ
ップに接続され、第２の入力群は第５の数値を表わす外
部発生の信号の入力用として使用され、前記記憶数値と
第５の信号値の積を表わす信号が前記ディジタルマルチ
プライアから出力されることを特徴とする前記発振器。
（７）特許請求の範囲第５項において、さらに、前記波
形マップの記憶数値信号から得られる信号を入力するた
めの接続を施したディジタル／アナログ変換回路が含ま
れることを特徴とする前記発振器。