JPH0423447B2 - - Google Patents
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- JPH0423447B2 JPH0423447B2 JP61104292A JP10429286A JPH0423447B2 JP H0423447 B2 JPH0423447 B2 JP H0423447B2 JP 61104292 A JP61104292 A JP 61104292A JP 10429286 A JP10429286 A JP 10429286A JP H0423447 B2 JPH0423447 B2 JP H0423447B2
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- circuit
- semiconductor element
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- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45364—Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their gates and sources only, e.g. in a cascode dif amp, only those forming the composite common source transistor
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- H03F2203/45394—Indexing scheme relating to differential amplifiers the AAC of the dif amp comprising FETs whose sources are not coupled, i.e. the AAC being a pseudo-differential amplifier
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45712—Indexing scheme relating to differential amplifiers the LC comprising a capacitor as shunt
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- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
- Amplifiers (AREA)
Description
〔産業上の利用分野〕
この発明はMOSトランジスタ回路に関し、特
に電圧増幅回路を持つMOSトランジスタ回路に
関するものである。 〔従来の技術〕 第２図は、従来のこの種の回路の一例としてカ
レントミラー型電圧増幅回路を２個持つMOSト
ランジスタ回路を示し、図において、１は第１、
第２のPMOSトランジスタTP１，TP２及び第
３、第４のNMOSトランジスタTN１，TN２の
４個のMOSトランジスタから構成された第１の
カレントミラー型電圧増幅回路、２は第５、第６
のPMOSトランジスタTP３，TP４、第７、第
８のNMOSトランジスタTN３，TN４からなる
第２のカレントミラー型電圧増幅回路である。上
記各MOSトランジスタは第１及び第２の電極と
ゲート電極とを有する。 上記PMOSトランジスタTP１〜TP４の第１
の電極はそれぞれ電極Ｖに、その第２の電極はそ
れぞれ上記NMOSトランジスタTN１〜TN４の
第１の電極に接続されている。また、トランジス
タTP１，TP２のゲート電極はともにトランジス
タTN１の第１の電極に、トランジスタTP３，
TP４のゲート電極はともにトランジスタTN３
の第１の電極に接続されている。また、NMOS
トランジスタTN１〜TN４の第２の電極はそれ
ぞれ接地Ｇに接続され、トランジスタTN１，
TN２のゲート電極はそれぞれ、トランジスタ
TN４とTN３のゲート電極に接続されている。
Ｎ５，Ｎ６はそれぞれトランジスタTN１，TN
２のゲート電極に接続された第１、第２の入力信
号線であり、Ｎ７，Ｎ８はそれぞれトランジスタ
TN２，TN４の第１の電極に接続された第１、
第２の出力信号線である。 次に、この回路の動作について説明する。最
初、入力信号線Ｎ５，Ｎ６は中間状態（入力信号
がトランジスタTN１〜TN４にとつて“Ｈ”で
も“Ｌ”でもない電圧にある。次に信号線Ｎ５の
電位がわずかに上がり、信号線Ｎ６の電位がわず
かに下がつたとする。このときトランジスタTP
１，TP２，TN１，TN２からなる第１のカレン
トミラー型回路１では、NMOSトランジスタTN
１はわずかにON状態となりノードＮ１より接地
Ｇへの電流が増加し、トランジスタTN１による
電圧降下によつて、ノードＮ１の電位がわずかに
下がり、PMOSトランジスタTP１，TP２がわ
ずかにON状態になつてノードＮ２に電流が流れ
こむが、NMOSトランジスタTN２はわずかに
OFF状態になつているためノードＮ２の電位が
上がり、出力信号線Ｎ７に“Ｈ”が出力される。 一方トランジスタTP３，TP４，TN３，TN
４からなる第２のカレントミラー型回路２では、
NMOSトランジスタTN３はわずかにOFF状態
となりノードＮ３より接地Ｇへの電流が減少して
ノードＮ３の電位がわずかに上がり、PMOSト
ランジスタTP３，TP４がわずかにOFF状態に
なつてノードＮ４に流れこむ電流が減少するが、
NMOSトランジスタTN４はわずかにON状態に
なつているためノードＮ４から接地Ｇへの電流が
増加し、トランジスタTN４による電圧降下によ
つてノードＮ４の電位が下がり、出力信号線Ｎ８
に“Ｌ”が出力される。以上のように第１、第２
のカレントミラー型回路１，２は独立して動作す
る。 〔発明が解決しようとする問題点〕 従来のMOSトランジスタ回路は半導体記憶装
置等において高速電圧増幅回路として使用されて
いたがさらに電圧増幅を高速化できる超高速電圧
増幅回路というものはなかつた。 そこでこの発明は電圧増幅を超高速化できる
MOSトランジスタ回路を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係るMOSトランジスタ回路は、１
対のカレントミラー型電圧増幅回路のそれぞれ
を、電源側Ｐ型、接地側Ｎ型のMOSトランジス
タ直列接続体を電源と接地間に並列に接続し、一
方の直列接続体のトランジスタ接続点を出力、他
方の直列接続体の接地側トランジスタのゲートを
入力とした回路構成とし、各カレントミラー型電
圧増幅回路の出力をそれぞれ該両増幅回路全体内
の、該各出力と同じ電位変化をする各ノードと容
量結合したものである。 〔作用〕 この発明においては、１対のカレントミラー型
電圧増幅回路のそれぞれを、電源側Ｐ型、接地側
Ｎ型のMOSトランジスタ直列接続体を電源と接
地間に並列に接続し、一方の直列接続体のトラン
ジスタ接続点を出力、他方の直列接続体の接地側
トランジスタのゲートを入力とした回路構成と
し、各カレントミラー型電圧増幅回路の出力をそ
れぞれ該両回路全体内の、該各出力と同じ電位変
化をする各ノードと容量結合したから、回路の出
力の電位変化を回路内のノードの電位変化がアシ
ストすることとなり、電圧増幅動作を高速化する
ことができる。 〔実施例〕 以下、この発明の一実施例を図について説明す
る。 第１図は、この発明の一実施例による電圧増幅
回路を持つMOSトランジスタ回路を示し、図に
おいて、第２図と同一符号は同一のものを示し、
Ｃ１は第１のPMOSトランジスタTP１の第２の
電極と第８のPMOSトランジスタTN４の第１の
電極間に接続された容量、Ｃ２は第２のMOSト
ランジスタTP２の第２の電極と第５のPMOSト
ランジスタTP３の第２の電極間に接続された容
量である。つまり、該容量Ｃ１は、その一端が第
２のカレントミラー型電圧増幅回路の出力（ノー
ドＮ４）に接続され、他端が該出力と同じ電位変
化をする該両回路内のノード、例えば第１のカレ
ントミラー型電圧増幅回路の入力段の接地側
MOSトランジスタTN１の入力次段（ノードＮ
１）に接続されており、上記容量Ｃ２についても
同様にその一端が第１のカレントミラー型電圧増
幅回路の出力（ノードＮ２）に、他端が該出力と
同じ電位変化をする該両回路内のノード、例えば
第２のカレントミラー型電圧増幅回路の入力段の
接地側MOSトランジスタTN３の入力次段（ノ
ードＮ３）に接続されている。なお、ここでは第
２図の説明と重複する部分については、適宜その
説明を省略した。 次に作用効果について説明する。 最初、入力信号線Ｎ５，Ｎ６は中間状態（入力
信号がトランジスタTN１〜TN４にとつて“Ｈ”
でも“Ｌ”でもない電圧）にある。 まず入力信号線Ｎ５の電位がわずかに上がり、
入力信号線Ｎ６の電圧がわずかに下がつたとす
る。このときトランジスタTP１，TP２，TN
１，TN２からなる第１のカレントミラー型回路
１では、第２図において説明した様に、NMOS
トランジスタTN１はわずかにON状態となり、
ノードＮ１より接地Ｇへの電流が増加し、トラン
ジスタTN１による電圧降下によつてノードＮ１
の電位が下がるとともに、ここでは、容量Ｃ１に
よりノードＮ１と接続された第２のカレントミラ
ー型回路２の出力（ノード）Ｎ４の電位降下もノ
ードＮ１の電位降下に貢献するので、従来例の第
２図に比べて電位降下は速い。従つて、PMOS
トランジスタTP１，TP２がON状態になつてノ
ードＮ２に電流が流れこみ、またこのとき
NMOSトランジスタTN２はわずかにOFF状態
になつているため、ノードＮ７の電位が上がり、
出力信号線Ｎ７に“Ｈ”が出力されるのも、従来
回路に比べて速い。もちろんトランジスタTP３，
TP４，TN３，TN４からなる第２のカレントミ
ラー型回路２においても上記第１のカレントミラ
ー回路の動作と同様にして電圧増幅機能は向上す
る。 また、第３図ａ，ｂは電源電圧Ｖを4.5V、Ｃ
１，Ｃ２を3.0PFとし、各半導体素子のパラメー
タを下記の表に示すように具体的に決定し、本実
施例回路と従来回路とをシミユレートして得た波
形図であり、この図において、入力変化から出力
変化までの時間は本実施例の容量結合したものは
従来回路のように容量結合していないものに比べ
て60％減少していることがわかる。
に電圧増幅回路を持つMOSトランジスタ回路に
関するものである。 〔従来の技術〕 第２図は、従来のこの種の回路の一例としてカ
レントミラー型電圧増幅回路を２個持つMOSト
ランジスタ回路を示し、図において、１は第１、
第２のPMOSトランジスタTP１，TP２及び第
３、第４のNMOSトランジスタTN１，TN２の
４個のMOSトランジスタから構成された第１の
カレントミラー型電圧増幅回路、２は第５、第６
のPMOSトランジスタTP３，TP４、第７、第
８のNMOSトランジスタTN３，TN４からなる
第２のカレントミラー型電圧増幅回路である。上
記各MOSトランジスタは第１及び第２の電極と
ゲート電極とを有する。 上記PMOSトランジスタTP１〜TP４の第１
の電極はそれぞれ電極Ｖに、その第２の電極はそ
れぞれ上記NMOSトランジスタTN１〜TN４の
第１の電極に接続されている。また、トランジス
タTP１，TP２のゲート電極はともにトランジス
タTN１の第１の電極に、トランジスタTP３，
TP４のゲート電極はともにトランジスタTN３
の第１の電極に接続されている。また、NMOS
トランジスタTN１〜TN４の第２の電極はそれ
ぞれ接地Ｇに接続され、トランジスタTN１，
TN２のゲート電極はそれぞれ、トランジスタ
TN４とTN３のゲート電極に接続されている。
Ｎ５，Ｎ６はそれぞれトランジスタTN１，TN
２のゲート電極に接続された第１、第２の入力信
号線であり、Ｎ７，Ｎ８はそれぞれトランジスタ
TN２，TN４の第１の電極に接続された第１、
第２の出力信号線である。 次に、この回路の動作について説明する。最
初、入力信号線Ｎ５，Ｎ６は中間状態（入力信号
がトランジスタTN１〜TN４にとつて“Ｈ”で
も“Ｌ”でもない電圧にある。次に信号線Ｎ５の
電位がわずかに上がり、信号線Ｎ６の電位がわず
かに下がつたとする。このときトランジスタTP
１，TP２，TN１，TN２からなる第１のカレン
トミラー型回路１では、NMOSトランジスタTN
１はわずかにON状態となりノードＮ１より接地
Ｇへの電流が増加し、トランジスタTN１による
電圧降下によつて、ノードＮ１の電位がわずかに
下がり、PMOSトランジスタTP１，TP２がわ
ずかにON状態になつてノードＮ２に電流が流れ
こむが、NMOSトランジスタTN２はわずかに
OFF状態になつているためノードＮ２の電位が
上がり、出力信号線Ｎ７に“Ｈ”が出力される。 一方トランジスタTP３，TP４，TN３，TN
４からなる第２のカレントミラー型回路２では、
NMOSトランジスタTN３はわずかにOFF状態
となりノードＮ３より接地Ｇへの電流が減少して
ノードＮ３の電位がわずかに上がり、PMOSト
ランジスタTP３，TP４がわずかにOFF状態に
なつてノードＮ４に流れこむ電流が減少するが、
NMOSトランジスタTN４はわずかにON状態に
なつているためノードＮ４から接地Ｇへの電流が
増加し、トランジスタTN４による電圧降下によ
つてノードＮ４の電位が下がり、出力信号線Ｎ８
に“Ｌ”が出力される。以上のように第１、第２
のカレントミラー型回路１，２は独立して動作す
る。 〔発明が解決しようとする問題点〕 従来のMOSトランジスタ回路は半導体記憶装
置等において高速電圧増幅回路として使用されて
いたがさらに電圧増幅を高速化できる超高速電圧
増幅回路というものはなかつた。 そこでこの発明は電圧増幅を超高速化できる
MOSトランジスタ回路を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係るMOSトランジスタ回路は、１
対のカレントミラー型電圧増幅回路のそれぞれ
を、電源側Ｐ型、接地側Ｎ型のMOSトランジス
タ直列接続体を電源と接地間に並列に接続し、一
方の直列接続体のトランジスタ接続点を出力、他
方の直列接続体の接地側トランジスタのゲートを
入力とした回路構成とし、各カレントミラー型電
圧増幅回路の出力をそれぞれ該両増幅回路全体内
の、該各出力と同じ電位変化をする各ノードと容
量結合したものである。 〔作用〕 この発明においては、１対のカレントミラー型
電圧増幅回路のそれぞれを、電源側Ｐ型、接地側
Ｎ型のMOSトランジスタ直列接続体を電源と接
地間に並列に接続し、一方の直列接続体のトラン
ジスタ接続点を出力、他方の直列接続体の接地側
トランジスタのゲートを入力とした回路構成と
し、各カレントミラー型電圧増幅回路の出力をそ
れぞれ該両回路全体内の、該各出力と同じ電位変
化をする各ノードと容量結合したから、回路の出
力の電位変化を回路内のノードの電位変化がアシ
ストすることとなり、電圧増幅動作を高速化する
ことができる。 〔実施例〕 以下、この発明の一実施例を図について説明す
る。 第１図は、この発明の一実施例による電圧増幅
回路を持つMOSトランジスタ回路を示し、図に
おいて、第２図と同一符号は同一のものを示し、
Ｃ１は第１のPMOSトランジスタTP１の第２の
電極と第８のPMOSトランジスタTN４の第１の
電極間に接続された容量、Ｃ２は第２のMOSト
ランジスタTP２の第２の電極と第５のPMOSト
ランジスタTP３の第２の電極間に接続された容
量である。つまり、該容量Ｃ１は、その一端が第
２のカレントミラー型電圧増幅回路の出力（ノー
ドＮ４）に接続され、他端が該出力と同じ電位変
化をする該両回路内のノード、例えば第１のカレ
ントミラー型電圧増幅回路の入力段の接地側
MOSトランジスタTN１の入力次段（ノードＮ
１）に接続されており、上記容量Ｃ２についても
同様にその一端が第１のカレントミラー型電圧増
幅回路の出力（ノードＮ２）に、他端が該出力と
同じ電位変化をする該両回路内のノード、例えば
第２のカレントミラー型電圧増幅回路の入力段の
接地側MOSトランジスタTN３の入力次段（ノ
ードＮ３）に接続されている。なお、ここでは第
２図の説明と重複する部分については、適宜その
説明を省略した。 次に作用効果について説明する。 最初、入力信号線Ｎ５，Ｎ６は中間状態（入力
信号がトランジスタTN１〜TN４にとつて“Ｈ”
でも“Ｌ”でもない電圧）にある。 まず入力信号線Ｎ５の電位がわずかに上がり、
入力信号線Ｎ６の電圧がわずかに下がつたとす
る。このときトランジスタTP１，TP２，TN
１，TN２からなる第１のカレントミラー型回路
１では、第２図において説明した様に、NMOS
トランジスタTN１はわずかにON状態となり、
ノードＮ１より接地Ｇへの電流が増加し、トラン
ジスタTN１による電圧降下によつてノードＮ１
の電位が下がるとともに、ここでは、容量Ｃ１に
よりノードＮ１と接続された第２のカレントミラ
ー型回路２の出力（ノード）Ｎ４の電位降下もノ
ードＮ１の電位降下に貢献するので、従来例の第
２図に比べて電位降下は速い。従つて、PMOS
トランジスタTP１，TP２がON状態になつてノ
ードＮ２に電流が流れこみ、またこのとき
NMOSトランジスタTN２はわずかにOFF状態
になつているため、ノードＮ７の電位が上がり、
出力信号線Ｎ７に“Ｈ”が出力されるのも、従来
回路に比べて速い。もちろんトランジスタTP３，
TP４，TN３，TN４からなる第２のカレントミ
ラー型回路２においても上記第１のカレントミラ
ー回路の動作と同様にして電圧増幅機能は向上す
る。 また、第３図ａ，ｂは電源電圧Ｖを4.5V、Ｃ
１，Ｃ２を3.0PFとし、各半導体素子のパラメー
タを下記の表に示すように具体的に決定し、本実
施例回路と従来回路とをシミユレートして得た波
形図であり、この図において、入力変化から出力
変化までの時間は本実施例の容量結合したものは
従来回路のように容量結合していないものに比べ
て60％減少していることがわかる。
以上のように、この発明によればMOSトラン
ジスタ回路において、１対のカレントミラー型電
圧増幅回路のそれぞれを、電源側Ｐ型、接地側Ｎ
型のMOSトランジスタ直列接続体を電源と接地
間に並列に接続し、一方の直列接続体のトランジ
スタ接続点を出力、他方の直列接続体の接地側ト
ランジスタのゲートを入力とした回路構成とし、
各カレントミラー型電圧増幅回路の出力をそれぞ
れ該両回路全体の内の、該各出力と同じ電位変化
をする各ノードと容量結合したので、上記各電圧
増幅回路の入力MOSトランジスタのゲート入力
が互いに逆相の信号である場合、各電圧増幅回路
の出力の電位変化を上記ノードの電位変化がアシ
ストすることとなり、増幅にかかる時間を短くす
ることができる効果がある。
ジスタ回路において、１対のカレントミラー型電
圧増幅回路のそれぞれを、電源側Ｐ型、接地側Ｎ
型のMOSトランジスタ直列接続体を電源と接地
間に並列に接続し、一方の直列接続体のトランジ
スタ接続点を出力、他方の直列接続体の接地側ト
ランジスタのゲートを入力とした回路構成とし、
各カレントミラー型電圧増幅回路の出力をそれぞ
れ該両回路全体の内の、該各出力と同じ電位変化
をする各ノードと容量結合したので、上記各電圧
増幅回路の入力MOSトランジスタのゲート入力
が互いに逆相の信号である場合、各電圧増幅回路
の出力の電位変化を上記ノードの電位変化がアシ
ストすることとなり、増幅にかかる時間を短くす
ることができる効果がある。
第１図はこの発明の一実施例によるMOSトラ
ンジスタ回路を示す図、第２図は従来のカレント
ミラー型電圧増幅回路を示す図、第３図はこの発
明の一実施例による回路と従来例の回路とをシミ
ユレートして得たた波形の図である。 １……第１のカレントミラー型回路、２……第
２のカレントミラー型回路、TP１〜TP４……
PMOSトランジスタ、TN１〜TN４……NMOS
トランジスタ、Ｎ１〜Ｎ４……ノード、Ｎ５，Ｎ
６……入力信号線、Ｎ７，Ｎ８……出力信号線、
Ｃ１，Ｃ２……第１、第２の容量、Ｖ……電源、
Ｇ……接地。なお図中同一符号は同一又は相当部
分を示す。
ンジスタ回路を示す図、第２図は従来のカレント
ミラー型電圧増幅回路を示す図、第３図はこの発
明の一実施例による回路と従来例の回路とをシミ
ユレートして得たた波形の図である。 １……第１のカレントミラー型回路、２……第
２のカレントミラー型回路、TP１〜TP４……
PMOSトランジスタ、TN１〜TN４……NMOS
トランジスタ、Ｎ１〜Ｎ４……ノード、Ｎ５，Ｎ
６……入力信号線、Ｎ７，Ｎ８……出力信号線、
Ｃ１，Ｃ２……第１、第２の容量、Ｖ……電源、
Ｇ……接地。なお図中同一符号は同一又は相当部
分を示す。
Claims (1)
- 【特許請求の範囲】 １ その第１の電極が電源に、ゲート電極が第２
の電極に接続された第１のＰ型MOS半導体素子
と、その第１の電極が電源に、ゲート電極が上記
第１の半導体素子の第２の電極に、第２の電極が
出力信号線に接続された第２のＰ型MOS半導体
素子と、その第１の電極が上記第１の半導体素子
の第２の電極に接続され、第２の電極が接地され
た第３のＮ型MOS半導体素子と、その第１の電
極が上記出力信号線に接続され、第２の電極が接
地された第４のＮ型MOS半導体素子とから構成
された第１のカレントミラー回路と、 上記第１のカレントミラー回路と同じ接続にな
る第５、第６のＰ型、第７、第８のＮ型MOS半
導体素子からなる第２のカレントミラー回路と、 上記第３、第８の半導体素子のゲート電極に接
続された第１の入力信号線と、 上記第４、第７の半導体素子のゲート電極に接
続された第２の入力信号線と、 上記第６の半導体素子の第２の電極と、上記カ
レントミラー回路全体の内の、この第２の電極と
同じ電位変化をするノードとの間に接続された第
１の容量と、 上記第２の半導体素子の第２の電極と、上記カ
レントミラー回路全体の内の、この第２の電極と
同じ電位変化をするノードとの間に接続された第
２の容量とを備えたことを特徴とするMOSトラ
ンジスタ回路。 ２ 上記第１、第２の容量はそれぞれ上記第６、
第２の半導体素子の第２の電極から、上記第３、
第７の半導体素子の第１の電極に帰還がかかるよ
うに接続されていることを特徴とする特許請求の
範囲第１項記載のMOSトランジスタ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104292A JPS62261217A (ja) | 1986-05-07 | 1986-05-07 | Ｍｏｓトランジスタ回路 |
| US07/046,509 US4767942A (en) | 1986-05-07 | 1987-05-06 | Current mirror amplifier circuit |
| US07/218,888 US4907201A (en) | 1986-05-07 | 1988-07-14 | MOS transistor circuit |
| US07/338,896 US5063305A (en) | 1986-05-07 | 1989-04-14 | Current mirror amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104292A JPS62261217A (ja) | 1986-05-07 | 1986-05-07 | Ｍｏｓトランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261217A JPS62261217A (ja) | 1987-11-13 |
| JPH0423447B2 true JPH0423447B2 (ja) | 1992-04-22 |
Family
ID=14376856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104292A Granted JPS62261217A (ja) | 1986-05-07 | 1986-05-07 | Ｍｏｓトランジスタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4767942A (ja) |
| JP (1) | JPS62261217A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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