JPH0423451B2 - - Google Patents
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- JPH0423451B2 JPH0423451B2 JP62317859A JP31785987A JPH0423451B2 JP H0423451 B2 JPH0423451 B2 JP H0423451B2 JP 62317859 A JP62317859 A JP 62317859A JP 31785987 A JP31785987 A JP 31785987A JP H0423451 B2 JPH0423451 B2 JP H0423451B2
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- JP
- Japan
- Prior art keywords
- bit
- circuit
- input data
- output
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はシフト回路に関し、特にエラー訂正
システム等に使用されるシフト回路に関する。
システム等に使用されるシフト回路に関する。
（従来の技術）
エラー訂正システムに使用されるシフト回路と
しては、カウンタ付のシフト回路が通常使用され
ている。これは、入力データの各ビツト信号をク
ロツクに同期して１ビツトづつシフトし、入力デ
ータの何ビツト目に“１”（あるいは“０”）のビ
ツト信号があるかを検出し、その時のカウント値
を用いてエラー訂正を行なう構成のものである。
しては、カウンタ付のシフト回路が通常使用され
ている。これは、入力データの各ビツト信号をク
ロツクに同期して１ビツトづつシフトし、入力デ
ータの何ビツト目に“１”（あるいは“０”）のビ
ツト信号があるかを検出し、その時のカウント値
を用いてエラー訂正を行なう構成のものである。
このような構成のシフト回路では、１ビツトの
シフトに１クロツクを要するため、入力データの
ビツト数が大きくなるとシフトに時間がかかる欠
点がある。
シフトに１クロツクを要するため、入力データの
ビツト数が大きくなるとシフトに時間がかかる欠
点がある。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、
従来のシフト回路では１クロツク毎に１ビツトシ
フトする構成なので、入力データのビツト数が大
きくなるとシフトに時間がかかつた点を改善し、
クロツクとは無関係にビツトシフトを行なえるよ
うにし、高速動作が可能なシフト回路を提供する
ことを目的とする。
従来のシフト回路では１クロツク毎に１ビツトシ
フトする構成なので、入力データのビツト数が大
きくなるとシフトに時間がかかつた点を改善し、
クロツクとは無関係にビツトシフトを行なえるよ
うにし、高速動作が可能なシフト回路を提供する
ことを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明によるシフト回路にあつては、ｎビツ
トの入力信号Ａ１，Ａ２，…Anより成る入力デ
ータに対し、ｎ≧2mなる関係を満たすｍの最大値
をmAとしmA＋１個の基本シフト回路Si（ｉ＝mA，
mA−１、…０）の縦続接続を備え、各基本シフ
ト回路Siは、ｎビツトの入力データのうち最上位
ビツトから上位2iビツト目までのビツト信号に所
定の内容のビツト信号が含まれているか否かを検
出する検出回路と、この検出回路の検出信号に応
じて切換え制御され所定の内容のビツト信号が含
まれる場合には入力データをそのまま次段の基本
シフト回路に出力し、含まれない場合には2i＋１
ビツト目の信号が最上位ビツトになるように入力
データの最上位ビツトから上位2iビツト目までの
各ビツト信号に代えて2iビツト目よりも下位の各
ビツト信号を次段の基本シフト回路の上位ビツト
側に切換え出力する選択回路とを具備しているこ
とを特徴とする。
トの入力信号Ａ１，Ａ２，…Anより成る入力デ
ータに対し、ｎ≧2mなる関係を満たすｍの最大値
をmAとしmA＋１個の基本シフト回路Si（ｉ＝mA，
mA−１、…０）の縦続接続を備え、各基本シフ
ト回路Siは、ｎビツトの入力データのうち最上位
ビツトから上位2iビツト目までのビツト信号に所
定の内容のビツト信号が含まれているか否かを検
出する検出回路と、この検出回路の検出信号に応
じて切換え制御され所定の内容のビツト信号が含
まれる場合には入力データをそのまま次段の基本
シフト回路に出力し、含まれない場合には2i＋１
ビツト目の信号が最上位ビツトになるように入力
データの最上位ビツトから上位2iビツト目までの
各ビツト信号に代えて2iビツト目よりも下位の各
ビツト信号を次段の基本シフト回路の上位ビツト
側に切換え出力する選択回路とを具備しているこ
とを特徴とする。
（作用）
前記構成のシフト回路にあつては、各基本シフ
ト回路のシフト動作が選択回路によるビツト信号
の切換え動作によつて行われるので、クロツクと
は無関係に何ビツトものビツトシフトを高速に行
なうことが可能となる。
ト回路のシフト動作が選択回路によるビツト信号
の切換え動作によつて行われるので、クロツクと
は無関係に何ビツトものビツトシフトを高速に行
なうことが可能となる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図にこの発明の一実施例に係るシフト回路
を概略的に示す。このシフト回路１は、ｎビツト
の入力信号Ａ１〜Anより成る入力データを受け、
その入力データの何ビツト目の信号に“１”が存
在するかを検知し、そのビツト数だけ入力データ
をビツトシフトしてｎビツトの信号Ｂ１〜Bnよ
り成る出力データとして出力すると共に、何ビツ
トのシフトを行なつたのかを表わすデータをレジ
スタ２へ出力する構成である。この場合、データ
のシフトは、後述する基本シフト回路によるビツ
ト信号の切換えによつて行われる。
を概略的に示す。このシフト回路１は、ｎビツト
の入力信号Ａ１〜Anより成る入力データを受け、
その入力データの何ビツト目の信号に“１”が存
在するかを検知し、そのビツト数だけ入力データ
をビツトシフトしてｎビツトの信号Ｂ１〜Bnよ
り成る出力データとして出力すると共に、何ビツ
トのシフトを行なつたのかを表わすデータをレジ
スタ２へ出力する構成である。この場合、データ
のシフトは、後述する基本シフト回路によるビツ
ト信号の切換えによつて行われる。
第２図は第１図のシフト回路１を詳細に示すも
ので、シフト回路１は基本シフト回路SmA，SmA
−１、…Soの縦続接続により構成される。ここ
でmAは、ｎ≧2mの関係を満たすｍの最大値であ
り、例えばｎ＝15の時すなわち扱う入力データが
15ビツトの場合には、mA＝３となり、シフト回
路１はmA＋１個すなわち４個の基本シフト回路
Ｓ３，Ｓ２，Ｓ１，Soで構成される。
ので、シフト回路１は基本シフト回路SmA，SmA
−１、…Soの縦続接続により構成される。ここ
でmAは、ｎ≧2mの関係を満たすｍの最大値であ
り、例えばｎ＝15の時すなわち扱う入力データが
15ビツトの場合には、mA＝３となり、シフト回
路１はmA＋１個すなわち４個の基本シフト回路
Ｓ３，Ｓ２，Ｓ１，Soで構成される。
基本シフト回路SmAは、ｎビツトのビツト信号
より成る入力データのうち最上位ビツトから2mA
ビツト目までに“１”が含まれずそれらが全て
“０”の時に入力データに対して2mAのビツトシフ
トを行ない、また最初の2mAビツト目までに“１”
が含まれる時はシフトを行なわず次段の基本シフ
ト回路SmA−１にそのまま入力データを伝達す
る。さらに、シフトを行なつた場合には基本シフ
ト回路SmAからレジスタ２へ出力される信号は
“１”になり、シフトが行われなかつた場合には
“０”になる。この場合のシフト動作は、第３図
でさらに詳細に説明するが、ビツト信号の切換え
選択により行われる。同様に、基本シフト回路
SmA−１は、基本シフト回路SmAから出力される
ｎビツトのビツト信号のうち最上位ビツトから
2mA-1ビツト目までに“１”が含まれずそれらが
全て“０”の時にその入力データに対して2mA-1
のビツトシフトを行ない、また最初の2mA-1ビツ
ト目までに“１”が含まれる時はシフトを行なわ
ず次段の基本シフト回路SmA−２にそのまま入力
データを伝達する。さらに、シフトを行なつた場
合には基本シフト回路SmA−１からレジスタ２へ
出力される信号は“１”になり、シフトが行われ
なかつた場合には“０”になる。
より成る入力データのうち最上位ビツトから2mA
ビツト目までに“１”が含まれずそれらが全て
“０”の時に入力データに対して2mAのビツトシフ
トを行ない、また最初の2mAビツト目までに“１”
が含まれる時はシフトを行なわず次段の基本シフ
ト回路SmA−１にそのまま入力データを伝達す
る。さらに、シフトを行なつた場合には基本シフ
ト回路SmAからレジスタ２へ出力される信号は
“１”になり、シフトが行われなかつた場合には
“０”になる。この場合のシフト動作は、第３図
でさらに詳細に説明するが、ビツト信号の切換え
選択により行われる。同様に、基本シフト回路
SmA−１は、基本シフト回路SmAから出力される
ｎビツトのビツト信号のうち最上位ビツトから
2mA-1ビツト目までに“１”が含まれずそれらが
全て“０”の時にその入力データに対して2mA-1
のビツトシフトを行ない、また最初の2mA-1ビツ
ト目までに“１”が含まれる時はシフトを行なわ
ず次段の基本シフト回路SmA−２にそのまま入力
データを伝達する。さらに、シフトを行なつた場
合には基本シフト回路SmA−１からレジスタ２へ
出力される信号は“１”になり、シフトが行われ
なかつた場合には“０”になる。
即ち、例えば入力データが15ビツトの場合、前
述のようにシフト回路１は４個の基本シフト回路
Ｓ３〜Soの縦続接続より構成されるが、シフト
回路Ｓ３は最上位ビツトから23＝８ビツト目まで
に“１”が含まれずそれらが全て“０”の時にそ
の入力データに対して８ビツトのシフトを行な
い、また最初の８ビツト目までに“１”が含まれ
る時はシフトを行なわず次段の基本シフト回路Ｓ
２にそのまま入力データを伝達する。
述のようにシフト回路１は４個の基本シフト回路
Ｓ３〜Soの縦続接続より構成されるが、シフト
回路Ｓ３は最上位ビツトから23＝８ビツト目まで
に“１”が含まれずそれらが全て“０”の時にそ
の入力データに対して８ビツトのシフトを行な
い、また最初の８ビツト目までに“１”が含まれ
る時はシフトを行なわず次段の基本シフト回路Ｓ
２にそのまま入力データを伝達する。
入力データＡ１〜Anの内容が
「000000000100000」の場合には、最初の８ビツト
目までが全て“０”であるので基本シフト回路Ｓ
３は８ビツトのシフトを行ない、次段の基本シフ
ト回路Ｓ２へデータ「010000000000000」を出力
する。この時、基本シフト回路Ｓ３からレジスタ
２への出力は“１”となる。基本シフト回路Ｓ２
は、入力データの最初の４ビツト目までに“１”
が含まれるのでシフトを行なわず入力データ
「010000000000000」をそのまま基本シフト回路Ｓ
１へ出力する。この時、基本シフト回路Ｓ２から
レジスタ２への出力は“０”である。同様に基本
シフト回路Ｓ１においても、入力データの最初の
２ビツト目までに“１”が含まれているのでシフ
トは行なわずそのままデータを出力し、レジスタ
２へは“０”を出力する。基本シフト回路Ｓ１
は、入力データの最初の１ビツト目が“０”であ
るので１ビツトのビツトシフトを行ない、
「100000000000000」を出力データとして出力す
る。この時、基本シフト回路Ｓ１からレジスタ２
への出力は“１”となる。
「000000000100000」の場合には、最初の８ビツト
目までが全て“０”であるので基本シフト回路Ｓ
３は８ビツトのシフトを行ない、次段の基本シフ
ト回路Ｓ２へデータ「010000000000000」を出力
する。この時、基本シフト回路Ｓ３からレジスタ
２への出力は“１”となる。基本シフト回路Ｓ２
は、入力データの最初の４ビツト目までに“１”
が含まれるのでシフトを行なわず入力データ
「010000000000000」をそのまま基本シフト回路Ｓ
１へ出力する。この時、基本シフト回路Ｓ２から
レジスタ２への出力は“０”である。同様に基本
シフト回路Ｓ１においても、入力データの最初の
２ビツト目までに“１”が含まれているのでシフ
トは行なわずそのままデータを出力し、レジスタ
２へは“０”を出力する。基本シフト回路Ｓ１
は、入力データの最初の１ビツト目が“０”であ
るので１ビツトのビツトシフトを行ない、
「100000000000000」を出力データとして出力す
る。この時、基本シフト回路Ｓ１からレジスタ２
への出力は“１”となる。
この結果、各基本シフト回路からレジスタ２へ
出力されるデータは「1001」となり、これによつ
て全体で９ビツトのビツトシフトが行なわれたこ
とが示される。
出力されるデータは「1001」となり、これによつ
て全体で９ビツトのビツトシフトが行なわれたこ
とが示される。
第３図は前述した基本シフト回路の具体的な構
成の一例を示すもので、この図は基本シフト回路
SmAに対応するものである。
成の一例を示すもので、この図は基本シフト回路
SmAに対応するものである。
ノアゲート１０には入力データの最初の2mAビ
ツト目までの信号Ａ１，Ａ２，…A2 mAが入力さ
れ、その出力はレジスタ２へ送られると共に、オ
アゲート１１ａ，１２ａ，１３ａ，…１naの一
方の入力にそれぞれ供給される。また、ノアゲー
ト１０の出力は、インバータIoを介してオアゲー
ト１１ｂ，１２ｂ，１３ｂ，…１nbの一方の入
力にそれぞれ供給される。
ツト目までの信号Ａ１，Ａ２，…A2 mAが入力さ
れ、その出力はレジスタ２へ送られると共に、オ
アゲート１１ａ，１２ａ，１３ａ，…１naの一
方の入力にそれぞれ供給される。また、ノアゲー
ト１０の出力は、インバータIoを介してオアゲー
ト１１ｂ，１２ｂ，１３ｂ，…１nbの一方の入
力にそれぞれ供給される。
オアゲート１１ａ，１２ａ，１３ａ，…１na
の他方の入力には、それぞれ対応して入力信号Ａ
１，Ａ２，Ａ３，…AnがインバータバータＩ１
ａ，Ｉ２ａ，Ｉ３ａ，…Inaを介して供給される。
また、オアゲート１１ｂ，１２ｂ，１３ｂ，…１
nbの他方の入力には、それぞれ対応して入力信
号A1＋2mA、A2＋2mA、A3＋2mA3An＋2mAがイン
バータＩ１ｂ，Ｉ２ｂ，Ｉ３ｂ，…Inbを介して
供給される。
の他方の入力には、それぞれ対応して入力信号Ａ
１，Ａ２，Ａ３，…AnがインバータバータＩ１
ａ，Ｉ２ａ，Ｉ３ａ，…Inaを介して供給される。
また、オアゲート１１ｂ，１２ｂ，１３ｂ，…１
nbの他方の入力には、それぞれ対応して入力信
号A1＋2mA、A2＋2mA、A3＋2mA3An＋2mAがイン
バータＩ１ｂ，Ｉ２ｂ，Ｉ３ｂ，…Inbを介して
供給される。
オアゲート１１ａ，１１ｂの各出力は共にナン
ドゲートＮ１の入力に供給され、このナンドゲー
トＮ１からの出力が次段に設けられる基本シフト
回路への第１ビツト目の出力信号となる。同様
に、オアゲート１２ａ，１２ｂの各出力はナンド
ゲートＮ２の入力に、またオアゲート１３ａ，１
３ｂの各出力はナンドゲートＮ３の入力にそれぞ
れ供給され、これらナンドゲートＮ２，Ｎ３から
の出力は次段に設けられる基本シフト回路への第
２、第３ビツト目の出力信号となる。
ドゲートＮ１の入力に供給され、このナンドゲー
トＮ１からの出力が次段に設けられる基本シフト
回路への第１ビツト目の出力信号となる。同様
に、オアゲート１２ａ，１２ｂの各出力はナンド
ゲートＮ２の入力に、またオアゲート１３ａ，１
３ｂの各出力はナンドゲートＮ３の入力にそれぞ
れ供給され、これらナンドゲートＮ２，Ｎ３から
の出力は次段に設けられる基本シフト回路への第
２、第３ビツト目の出力信号となる。
A1＋2mA、A2＋2mA、A3＋2mA、…An＋2mAは
それぞれ入力データの１＋2mAビツト目、２＋2mA
ビツト目、３＋2mAビツト目、…ｎ＋2mAビツト目
の信号であるが、これらの内で入力データのビツ
ト数を上回るものについては、全て“０”が供給
される。つまり、入力データが15ビツトである場
合には、mA＝３となるので、A8＋23以降の信号
がそのビツト数を上回ることになり、それらには
全て“０”が供給される。このように構成される
基本シフト回路では、入力信号Ａ１〜Ａ２mAが全
て“０”で“１”が含まれてない時にはノアゲー
ト１０の出力が“１”となるので、オアゲート１
１ａ，１２ａ，…１naの一方の入力にはそれぞ
れ“１”が入力され、オアゲート１１ｂ，１２
ｂ，…１nbの一方の入力にはインバータIoによ
つてそれぞれ“０”が入力される。したがつて、
ナンドゲートＮ１，Ｎ２，…Nnからはそれぞれ
ビツト信号A1＋2mA、A2＋2mA、…An＋2mAが選
択されて出力される。また、入力信号Ａ１〜Ａ２
ｍＡに“１”が含まれている時にはノアゲート１０
の出力が“０”となるので、オアゲート１１ａ，
１２ａ，…１naの一方の入力にはそれぞれ“０”
が入力され、オアゲート１１ｂ，１２ｂ，…１
nbの一方の入力にはインバータIoによつてそれ
ぞれ“１”が入力される。したがつて、この場合
にはナンドゲートＮ１，Ｎ２，…Nnからはそれ
ぞれビツト信号Ａ１，Ａ２，…Anが選択されて
出力される。
それぞれ入力データの１＋2mAビツト目、２＋2mA
ビツト目、３＋2mAビツト目、…ｎ＋2mAビツト目
の信号であるが、これらの内で入力データのビツ
ト数を上回るものについては、全て“０”が供給
される。つまり、入力データが15ビツトである場
合には、mA＝３となるので、A8＋23以降の信号
がそのビツト数を上回ることになり、それらには
全て“０”が供給される。このように構成される
基本シフト回路では、入力信号Ａ１〜Ａ２mAが全
て“０”で“１”が含まれてない時にはノアゲー
ト１０の出力が“１”となるので、オアゲート１
１ａ，１２ａ，…１naの一方の入力にはそれぞ
れ“１”が入力され、オアゲート１１ｂ，１２
ｂ，…１nbの一方の入力にはインバータIoによ
つてそれぞれ“０”が入力される。したがつて、
ナンドゲートＮ１，Ｎ２，…Nnからはそれぞれ
ビツト信号A1＋2mA、A2＋2mA、…An＋2mAが選
択されて出力される。また、入力信号Ａ１〜Ａ２
ｍＡに“１”が含まれている時にはノアゲート１０
の出力が“０”となるので、オアゲート１１ａ，
１２ａ，…１naの一方の入力にはそれぞれ“０”
が入力され、オアゲート１１ｂ，１２ｂ，…１
nbの一方の入力にはインバータIoによつてそれ
ぞれ“１”が入力される。したがつて、この場合
にはナンドゲートＮ１，Ｎ２，…Nnからはそれ
ぞれビツト信号Ａ１，Ａ２，…Anが選択されて
出力される。
このように、本願発明のシフト回路にあつて
は、基本シフト回路SmAが、ｎビツトの入力デー
タのうち最上位ビツトから上位2mAビツト目まで
のビツト信号に所定の内容のビツト信号が含まれ
るか否かを検出し、所定の内容のビツト信号が含
まれる場合には入力データをそのまま次段の基本
シフト回路に出力し、含まれない場合には入力デ
ータの最上位ビツトから上位2mAビツト目までの
各ビツト信号に代えて2mA＋１ビツト目の信号が
最上位ビツトとなるように2mAビツト目よりも下
位の各ビツト信号を次段の基本ビツト回路の上位
ビツト側に切換え出力する構成であるので、従来
のようにクロツクを用いたシフト動作を行なうこ
となく何ビツトものビツトシフトをビツト信号の
切換え選択によつて行なえるので、そのシフト速
度を向上させることが可能となる。
は、基本シフト回路SmAが、ｎビツトの入力デー
タのうち最上位ビツトから上位2mAビツト目まで
のビツト信号に所定の内容のビツト信号が含まれ
るか否かを検出し、所定の内容のビツト信号が含
まれる場合には入力データをそのまま次段の基本
シフト回路に出力し、含まれない場合には入力デ
ータの最上位ビツトから上位2mAビツト目までの
各ビツト信号に代えて2mA＋１ビツト目の信号が
最上位ビツトとなるように2mAビツト目よりも下
位の各ビツト信号を次段の基本ビツト回路の上位
ビツト側に切換え出力する構成であるので、従来
のようにクロツクを用いたシフト動作を行なうこ
となく何ビツトものビツトシフトをビツト信号の
切換え選択によつて行なえるので、そのシフト速
度を向上させることが可能となる。
尚、この実施例では、入力データにおいてビツ
トデータの内容が“１”であるビツト位置を検知
する場合を説明したが、“０”を検知することも
同様の構成で実現することができる。
トデータの内容が“１”であるビツト位置を検知
する場合を説明したが、“０”を検知することも
同様の構成で実現することができる。
［発明の効果］
以上のようにこの発明によれば、クロツクとは
無関係にビツトシフトを行なうことができるの
で、特にビツト数の多いデータのシフト動作を高
速に行なうことが可能となる。
無関係にビツトシフトを行なうことができるの
で、特にビツト数の多いデータのシフト動作を高
速に行なうことが可能となる。
第１図はこの発明の一実施例に係わるシフト回
路を概略的に示すブロツク図、第２図は第１図に
示したシフト回路の構成をさらに詳細に説明する
ブロツク図、第３図はシフト回路を構成する各基
本回路の具体的構成を示す回路図である。 １……シフト回路、２……レジスタ、SmA〜
So……基本シフト回路。
路を概略的に示すブロツク図、第２図は第１図に
示したシフト回路の構成をさらに詳細に説明する
ブロツク図、第３図はシフト回路を構成する各基
本回路の具体的構成を示す回路図である。 １……シフト回路、２……レジスタ、SmA〜
So……基本シフト回路。
Claims (1)
- 【特許請求の範囲】 １ ｎビツトの入力信号Ａ１，Ａ２，…Anより
成る入力データに対し、ｎ≧2mなる関係を満たす
ｍの最大値をmAとしmA＋１個の基本シフト回路
Si（ｉ＝mA，mA−１、…０）の縦続接続を備え、 各基本シフト回路Siは、ｎビツトの入力データ
のうち最上位ビツトから上位2iビツト目までのビ
ツト信号に所定の内容のビツト信号が含まれるか
否かを検出する検出回路と、この検出回路の検出
信号に応じて切換え制御され所定の内容のビツト
信号が含まれる場合には入力データをそのまま次
段の基本シフト回路に出力し、含まれない場合に
は2i＋１ビツト目の信号が最上位ビツトになるよ
うに入力データの最上位ビツトから上位2iビツト
目までの各ビツト信号に代えて2iビツト目よりも
下位の各ビツト信号を次段の基本シフト回路の上
位ビツト側に切換え出力する選択回路と、この選
択回路による入力データの切換えの有無を示すシ
フト指示用のビツト信号を出力する出力手段とを
具備し、 前記mA＋１個の基本シフト回路からそれぞれ
出力されるmA＋１個の前記シフト指示用のビツ
ト信号の値によつて前記入力データにおける前記
所定の内容のビツト信号のビツト位置を指示する
ように構成されていることを特徴とするシフト回
路。 ２ 前記検出回路はｎビツトの入力データのうち
最上位ビツトから上位2iビツト目までの各ビツト
信号を入力とする論理回路であり、前記出力手段
は前記論理回路の論理出力に応じて前記シフト指
示用のビツト信号を出力し、前記選択回路は入力
データを構成する各ビツト信号毎に設けられた複
数の選択回路部を備え、各選択回路部にはそれに
対応するビツト信号とこのビツト信号よりも2iビ
ツト下位のビツト信号とが入力され、これらビツ
ト信号のいずれか一方を前記論理回路の論理出力
に応じて選択出力するように構成されていること
を特徴とする特許請求の範囲第１項記載のシフト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31785987A JPH01160117A (ja) | 1987-12-16 | 1987-12-16 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31785987A JPH01160117A (ja) | 1987-12-16 | 1987-12-16 | シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01160117A JPH01160117A (ja) | 1989-06-23 |
| JPH0423451B2 true JPH0423451B2 (ja) | 1992-04-22 |
Family
ID=18092855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31785987A Granted JPH01160117A (ja) | 1987-12-16 | 1987-12-16 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160117A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI4928U1 (fi) | 2001-01-25 | 2001-05-23 | Kone Corp | Hissi |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513352U (ja) * | 1974-06-24 | 1976-01-12 | ||
| JPS54101076A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Digital program voltage generator |
-
1987
- 1987-12-16 JP JP31785987A patent/JPH01160117A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01160117A (ja) | 1989-06-23 |
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