JPH05893B2 - - Google Patents
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- Publication number
- JPH05893B2 JPH05893B2 JP846284A JP846284A JPH05893B2 JP H05893 B2 JPH05893 B2 JP H05893B2 JP 846284 A JP846284 A JP 846284A JP 846284 A JP846284 A JP 846284A JP H05893 B2 JPH05893 B2 JP H05893B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- gate circuit
- counter
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Shift Register Type Memory (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はポーズ（PAUSE）信号によるカウン
タ停止させるカウンタに関する。
タ停止させるカウンタに関する。
この種のカウンタの従来例を第１図に示す。即
ち従来はブロツク１１を２個以上直列接続するこ
とにより、その接続数に応じたビツト数のカウン
タを構成する。図中１はデータ信号とポーズ（カ
ウンタを停止させる）信号の入力部、２は初期値
ロード用入力、３はカウンタ出力、４はナンド回
路、５はインバータ、６はノア回路、７はクロツ
クドインバータ、８はクロツクドノア回路、９は
シフトレジスタ（１ビツト）、１′は出力である。
ち従来はブロツク１１を２個以上直列接続するこ
とにより、その接続数に応じたビツト数のカウン
タを構成する。図中１はデータ信号とポーズ（カ
ウンタを停止させる）信号の入力部、２は初期値
ロード用入力、３はカウンタ出力、４はナンド回
路、５はインバータ、６はノア回路、７はクロツ
クドインバータ、８はクロツクドノア回路、９は
シフトレジスタ（１ビツト）、１′は出力である。
第１図のブロツク１１は、データが入力部１か
ら入力されてノア回路６に入り、このノア回路６
からクロツクドノア回路８の一方の入力となる。
一方、データは入力部１から入力されてナンド回
路４に入り、インバータ５からクロツクドノア回
路８の他方の入力となる。この回路８からシフト
レジスタ９へ入つてそれがデータとなつて出力部
３から出力される。この出力部３から帰還された
データと入力１から入つたデータがエクスルーシ
ブオアをとられてシフトレジスタ９へ入り、次の
データとなるものである。また入力１にポーズ信
号が入力されると、このポーズ信号はゲート４，
５を通り、ゲート８から自己のブロツクのカウン
タを停止させると共に、次段ブロツクの入力１に
入り、該次段でのカウンタ停止信号となるもので
ある。
ら入力されてノア回路６に入り、このノア回路６
からクロツクドノア回路８の一方の入力となる。
一方、データは入力部１から入力されてナンド回
路４に入り、インバータ５からクロツクドノア回
路８の他方の入力となる。この回路８からシフト
レジスタ９へ入つてそれがデータとなつて出力部
３から出力される。この出力部３から帰還された
データと入力１から入つたデータがエクスルーシ
ブオアをとられてシフトレジスタ９へ入り、次の
データとなるものである。また入力１にポーズ信
号が入力されると、このポーズ信号はゲート４，
５を通り、ゲート８から自己のブロツクのカウン
タを停止させると共に、次段ブロツクの入力１に
入り、該次段でのカウンタ停止信号となるもので
ある。
上記のような構成では、ポーズ信号が初段ブロ
ツクの入力１より入力され、ゲート４，５を通
り、次段の入力１に入力させるため、初段ポーズ
信号に対し、次段ではゲート４，５の容量により
ポーズ信号に遅延が生じる。またカウンタがブロ
ツク１１のカスケード接続で構成しているため、
ビツト数が増加すれば、ポーズ信号は各ブロツク
のゲート４，５を通り入力されるので、後段にな
るほど遅延が大きくなる欠点があつた。すると必
ず入力しなければならない１段目のポーズ信号
と、より後段側でのリツプルキヤリーの出力１′
の成立レベルとは重なつてしまう。つまりこのこ
とは、ポーズ信号が入つたときにカウント動作し
ているということで、誤動作となる。
ツクの入力１より入力され、ゲート４，５を通
り、次段の入力１に入力させるため、初段ポーズ
信号に対し、次段ではゲート４，５の容量により
ポーズ信号に遅延が生じる。またカウンタがブロ
ツク１１のカスケード接続で構成しているため、
ビツト数が増加すれば、ポーズ信号は各ブロツク
のゲート４，５を通り入力されるので、後段にな
るほど遅延が大きくなる欠点があつた。すると必
ず入力しなければならない１段目のポーズ信号
と、より後段側でのリツプルキヤリーの出力１′
の成立レベルとは重なつてしまう。つまりこのこ
とは、ポーズ信号が入つたときにカウント動作し
ているということで、誤動作となる。
本発明は上記実情に鑑みてなされたもので、カ
ウンタの各ブロツクに入力されるポーズ信号の遅
延を短縮し、カウンタ停止時の誤動作を防止する
ことを目的としている。
ウンタの各ブロツクに入力されるポーズ信号の遅
延を短縮し、カウンタ停止時の誤動作を防止する
ことを目的としている。
本発明は、データ信号が入力されカウンタ動作
するブロツクを複数個カスケード接続し、前記ブ
ロツクにポーズ信号を２ブロツク以上並列に供給
し、前記ブロツクが停止されるようにしたもので
ある。
するブロツクを複数個カスケード接続し、前記ブ
ロツクにポーズ信号を２ブロツク以上並列に供給
し、前記ブロツクが停止されるようにしたもので
ある。
以下図面を参照して本発明の一実施例を説明す
る。第２図は同実施例で使用するブロツクを示す
が、これは第１図のものとほとんど対応するの
で、対応個所には同一符号を付して説明を省略す
る。第１図と第２図の異なる点は、ナンド回路４
にポーズ信号を入力可能とする端子１０を付加
し、ナンド回路４を３入力とした点である。
る。第２図は同実施例で使用するブロツクを示す
が、これは第１図のものとほとんど対応するの
で、対応個所には同一符号を付して説明を省略す
る。第１図と第２図の異なる点は、ナンド回路４
にポーズ信号を入力可能とする端子１０を付加
し、ナンド回路４を３入力とした点である。
第３図は上記実施例で、第１図のブロツク７個
と第２図のブロツク１２をカスケード接続し、８
ビツトのブロツクカウンタとしたものである。
と第２図のブロツク１２をカスケード接続し、８
ビツトのブロツクカウンタとしたものである。
ブロツク１２においてゲート４，５，６，８で
エクスクレーシブオア回路を構成する。
エクスクレーシブオア回路を構成する。
本構成は、通常入力１に入力されたデータ信号
とシフトレジスタ９の出力３とでエクスクルーシ
ブオアをとり、つまりリツプルカウンタ動作させ
るが、入力１にポーズ信号“０”が入力される
と、ゲート４，５を通つた信号“０”になり、ノ
ア回路８の出力は、出力端３からのフイードバツ
ク信号により、シフトレジスタ９の出力３と同じ
値になる。従つてシフトレジスタ９の出力はその
前のシフトレジスタ出力と同じになるものであ
る。次段以降のポーズ信号は、前段のゲート４，
５を通り入力されるが、これとは別に初段入力の
ポーズ信号を直接端子１０から１２ブロツクに並
列に入力し、カウンタの停止が行なわれるもので
ある。すなわち、入力１および１０の信号は第３
図からも明らかなごとく共通で、カウンタ動作
は、入力１，１０が共に“Ｈ”のとき、出力３
が、出力３−ゲート４−５−８−レジスタ９−出
力３−ゲート４のループを通うして1/2分周出力
を、出力３から次段へ出力する。また入力１が
“０”のときにしか入力１０は“０”になり得な
い（第３図参照）。この時、出力３−反転ゲート
６−８−レジスタ９−出力３の正転ループでデー
タを保持し、このデータは変化しないので、カウ
ントが止まつているのと等価となるものである。
とシフトレジスタ９の出力３とでエクスクルーシ
ブオアをとり、つまりリツプルカウンタ動作させ
るが、入力１にポーズ信号“０”が入力される
と、ゲート４，５を通つた信号“０”になり、ノ
ア回路８の出力は、出力端３からのフイードバツ
ク信号により、シフトレジスタ９の出力３と同じ
値になる。従つてシフトレジスタ９の出力はその
前のシフトレジスタ出力と同じになるものであ
る。次段以降のポーズ信号は、前段のゲート４，
５を通り入力されるが、これとは別に初段入力の
ポーズ信号を直接端子１０から１２ブロツクに並
列に入力し、カウンタの停止が行なわれるもので
ある。すなわち、入力１および１０の信号は第３
図からも明らかなごとく共通で、カウンタ動作
は、入力１，１０が共に“Ｈ”のとき、出力３
が、出力３−ゲート４−５−８−レジスタ９−出
力３−ゲート４のループを通うして1/2分周出力
を、出力３から次段へ出力する。また入力１が
“０”のときにしか入力１０は“０”になり得な
い（第３図参照）。この時、出力３−反転ゲート
６−８−レジスタ９−出力３の正転ループでデー
タを保持し、このデータは変化しないので、カウ
ントが止まつているのと等価となるものである。
上記実施例によれば、カウンタにポーズ信号が
入力されたとき、次段以降のブロツク１２に、前
段のゲート４，５を通さず直接ポーズ信号が端子
１０より入力されるため、後段でのポーズ信号が
通る前段ゲート数が減少し、カウンタを停止させ
るための、ポーズ信号の遅延時間は短縮されるも
のである。云い換えれば、リツプルキヤリー式カ
ウンタの各ブロツクにおいて、出力１′の遅れを
相殺できる間隔でポーズ信号をブロツク（の例え
ばナンド回路４）に直接入力して、ポーズ期間の
リツプルキヤリー波形をけずり、ポーズ動作を保
証するものである。
入力されたとき、次段以降のブロツク１２に、前
段のゲート４，５を通さず直接ポーズ信号が端子
１０より入力されるため、後段でのポーズ信号が
通る前段ゲート数が減少し、カウンタを停止させ
るための、ポーズ信号の遅延時間は短縮されるも
のである。云い換えれば、リツプルキヤリー式カ
ウンタの各ブロツクにおいて、出力１′の遅れを
相殺できる間隔でポーズ信号をブロツク（の例え
ばナンド回路４）に直接入力して、ポーズ期間の
リツプルキヤリー波形をけずり、ポーズ動作を保
証するものである。
なお本発明は実施例のみに限られることなく
種々の応用が可能である。例えば第３図のブロツ
ク１１にブロツク１２を用いてもよい。
種々の応用が可能である。例えば第３図のブロツ
ク１１にブロツク１２を用いてもよい。
以上説明した如く本発明によれば、ポーズ信号
によりカウント停止時の誤動作の防止が可能とな
るカウンタが提供できるものである。
によりカウント停止時の誤動作の防止が可能とな
るカウンタが提供できるものである。
第１図は従来のカウンタを構成するブロツクの
回路図、第２図は本発明の一実施例で使用するカ
ウンタを構成するブロツクの回路図、第３図は同
実施例のカウンタを示す全体的構成図である。 ９……シフトレジスタ、１０……ポーズ信号入
力端、１１，１２……ブロツク。
回路図、第２図は本発明の一実施例で使用するカ
ウンタを構成するブロツクの回路図、第３図は同
実施例のカウンタを示す全体的構成図である。 ９……シフトレジスタ、１０……ポーズ信号入
力端、１１，１２……ブロツク。
Claims (1)
- 【特許請求の範囲】 １ データ信号およびポーズ信号を入力としかつ
アンドゲート機能を有した第１のゲート回路を設
け、前記データ信号およびポーズ信号を入力とし
かつノアゲート機能を有した第２のゲート回路を
設け、前記第１のゲート回路の出力と前記第２の
ゲート回路の出力を入力としかつクロツクドノア
ゲート機能を有した第３のゲート回路を設け、前
記第３のゲート回路の出力を入力としかつカウン
タ出力を前記第１、第２のゲート回路の入力とす
るシフトレジスタを設けてなるブロツクを複数構
成し、 前記各ブロツクのうち、前段のブロツクの第１
のゲート回路の出力が次段のブロツクの第１のゲ
ート回路の入力となるように、前記各ブロツクを
カスケード接続してリツプル式カウンタを構成
し、 前記カスケード接続された各ブロツクのうち、
第１のブロツクの第１のゲート回路の入力、およ
び次段への出力の遅れを相殺できる間隔離れた少
なくとも第２のブロツクの第１のゲート回路の入
力に、共通にデータ信号およびポーズ信号を印加
するようにしたことを特徴とするカウンタ。 ２ 前記第１のゲート回路は、ナンドゲートとイ
ンバータよりなる特許請求の範囲第１項に記載の
カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP846284A JPS60153224A (ja) | 1984-01-23 | 1984-01-23 | カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP846284A JPS60153224A (ja) | 1984-01-23 | 1984-01-23 | カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60153224A JPS60153224A (ja) | 1985-08-12 |
| JPH05893B2 true JPH05893B2 (ja) | 1993-01-07 |
Family
ID=11693794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP846284A Granted JPS60153224A (ja) | 1984-01-23 | 1984-01-23 | カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015076109A1 (ja) | 2013-11-19 | 2015-05-28 | Ntn株式会社 | 電動ブレーキ装置 |
-
1984
- 1984-01-23 JP JP846284A patent/JPS60153224A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015076109A1 (ja) | 2013-11-19 | 2015-05-28 | Ntn株式会社 | 電動ブレーキ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60153224A (ja) | 1985-08-12 |
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