JPH03216727A - ｎビット比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 優先順位付きのｎビット比較回路に関し、ゲート規模の
削減と検出時間の短縮を図ることを目的とし、 データ長ｎビットの２系列のデータＡｔとＢｉ（ｉ−１
〜ｍ）をそれぞれ対応するデータの組毎にビット毎の一
致をとる一致回路と、各データの組毎に一致回路の出力
を入力し、ｎビットのデタのうち１ビットでも不一致が
あると“０“を出力するデコーダと、該デコーダの出力
に一致するデータの組が複数ある時、優先順位の高いデ
ータの組を選択する信号を出力する優先順位回路と、前
記一致回路のｍ組の出力を受けて優先順位回路の出力に
応じていずれか一つをセレクトするセレクタと、該セレ
クタ出力を受けてｎビットのデータ全てが一致した時に
キャリー信号を出力する比較回路と、該比較回路の出力
を受けて保護をがける保護回路と、これら各構成要素を
制御する制御回路とにより構成される。

［産業上の利用分野］ 本発明は優先順位付きのｎビット比較回路に関する。

［従来の技術コ 第４図は従来のデータ送受信システムの構成ブロック図
である。１は送信装置、２は受信装置である。送信装置
ｌに入ったデータａはＣＲＣ　（Ｃｙｃｌｉｃ　　Ｒｅ
ｄｕｎｄａｎｃｙ　　Ｃｈｅｃｋ）算器１ａによりＣＲ
Ｃ演算を行った後、データｂとして送信される。一方、
データａもそのまま送信される。受信装置２では、これ
ら２つのデータａ，　　ｂを受信し、データａについて
はＣＲＣ演算器２ａによりＣＲＣ演算を行う。受信側に
そのまま入ったデータをＢとし、ＣＲＣ演算を行ったデ
タをＡとする。

比較器２ｂは、これら２つのデータＡ，Ｂをビット毎に
比較する。しかしながら、ＣＲＣ演算器２ａのＣＲＣ演
算を始めるタイミングが変化するため、データＡとＢの
一致をとることが困難である。そこで、第５図に示すよ
うに、受信側に複数のＣＲＣ演算器２ａを設け、データ
Ｂと一致するデータＡｉを出力するＣＲＣ演算器をセレ
クトすることか考えられる。つまり、各ＣＲＣ演算器２
ａの出力データＡｉをデータＢと比較し、一致するデー
タをセレクタ２ｃでセレクトしてやるのである。

第６図は従来回路の構成ブロック図で、第５図の受信装
置２側の構成を示している。つまり、第５図のデータＢ
とデータＡｉ以降の比較回路の構成例を示している。図
において、１０は２組のｍ個のデータ（ビット長ｎ）Ａ
ｔとＢｔ（ｉ−１〜ｍ）をビット毎に比較する比較部で
ある。なお、データＡｉとＢｉとは第５図に示したよう
に、どちらか一方が全て同じデータの場合（図ではＢの
方）もあるし、そうでない場合もある。

ｌ１は比較部１０より出力される比較結果が、全ビット
が一致した組が複数存在する時、予め定められた優先順
位に基づいてその内の１組をセレクトする信号を出力す
る優先順位回路、１２はｍ個のデータ比較結果を受けて
優先順位回路１１の出力に基づいて１組をセレクトする
ｍ−１セレクタである。１３はセレクタ１２の出力を受
ける保護回路である。

該保護回路１３は、データの全ビットが一致しない状態
が例えば１回生じても直ちにデータ系列を他の系列に切
換えることはしないで、所定の数だけデータの全ビット
が一致しない状態が続いた時にはしめてデータ系列を切
換えるようにする働きをするものである。１４は比較部
１０，優先順位回路１１及び保護回路１３の制御を行う
制御回路である。このように構成された回路の動作を説
明すれば、以下のとおりである。

比較部１０に入ったデータ（Ａ系，Ｂ系）は各組毎に全
ビットの比較が行われる。第７図は比較部１０の従来構
成例を示す図である。図では、１個の組のみ示している
が、実際には組の数ｍだけ、図に示す回路がある。シリ
アル／パラレル変換器２０．２１に入ったそれぞれの系
のデータＡｉ，Ｂｉはｎ個のパラレルデータＤｉ，Ｄ２
．・・・Ｄｎに変換される。変換されたデータは、ビッ
ト毎に比較器２２で比較され、その比較結果がオア回路
２３に送られる。オア回路２３は、ｎ個の比較器２２の
出力の内、１個でも不一致があれば、″０”を出力する
。全ビットが一致した場合にのみ、“１゜を出力する。

優先順位回路１１は、各系から送られて《るｍ個の比較
結果を受けて、全ビットが一致した組をチェックする。

全ビットが一致した組が複数あった場合には、その内か
ら予め定められた優先順位に従って、最も優先度の高い
組を選択する信号をセレクタ１２に出力する。セレクタ
１２は優先順位回路１１からの選択信号に従って１個の
組をセレクトし、出力する。出力結果は、保護回路ｌ３
に入る。

［発明が解決しようとする課題］ 従来の優先順位付きｎビット比較回路は、第７図に示す
ような全ビットの一致，不一致を比較する回路をデータ
系列の組ｍだけ用意する必要があり、ゲート規模が極め
て大きくなり、またｎビットの比較後に優先順位の最も
高いものをセレクトするため、検出時間が長くなるとい
う不具合があった。

本発明はこのような課題に鑑みてなされたものであって
、ゲート規模の削減と検出時間の短縮を図ることができ
るｎビット比較回路を提供することを目的としている。

［課題を解決するための手段コ 第１図は本発明の原理ブロック図である。第６図と同一
のものは、同一の符号を付して示す。図において、３０
はデータ長ｎビットの２系列のデタＡｔとＢｉ（ｉ−１
〜ｍ）をそれぞれ対応するデータの組毎にビット毎の一
致をとる一致回路、３１は各データの組毎に一致回路３
０の出力を入力し、ｎビットのデータのうち１ビットで
も不一致があると“Ｏ”を出力するデコーダ、１１は該
デコーダ３１の出力に一致するデータの組が複数ある時
、優先順位の高いデータの組を選択する信号を出力する
優先順位回路、１２は前記一致回路３０のｍ組の出力を
受けて優先順位回路１１の出力に応じていずれか一つを
セレクトするセレクタ、３２は該セレクタ１２出力を受
けてｎビットのデータ全てが一致した時にキャリー信号
を出力する比較回路、３３は該比較回路３２の出力を受
ける保護回路、３４はこれら各構成要素を制御する制御
回路である。図に示すｍは信号のビット数を示す。

［作用コ 一致回路３０でデータの組毎にビットシリアルデータの
一致がとられ、順次デコーダ３１に送られる。デコーダ
３１は、入力したデータの組毎に通常は（データの一致
の場合）“１”を出力し、不一致が生じると“０”を出
力する。デコーダ３１の出力は、優先順位回路１１に送
られ、該優先順位回路１１は予め定められた優先順位で
、デコーダ３１の出力のうちの″１”を出力するデータ
の組を選択する信号を出力する。

セレクタ１２は、優先順位回路１１からの選択信号に従
って、データの組をセレクトし、比較回路３２に送る。

優先順位回路１１で選択していた組にデータの不一致が
出ると、優先順位回路１１は出力“１”のデータの組の
中から、次に優先度の高いデータの組を選択する信号を
出力する。セレクタ１２は、このようなデータの組を次
々に切換えながら比較回路３２に送る。比較回路３２は
、シリアルデータをクロツクに同期してカウントし、ｎ
進カウンタがキャリーアウトしたら、少なくともｎビッ
トの全てのビットが一致したデータの組が１組存在する
ことを示している。比較回路３２の出力は保護回路３３
に送られ、保護がかかる。

保護回路３３の出力が、検出出力ＤＥＴとなる。

本発明によれば、データＡｉとＢｉとの一致を一致回路
３０でビット毎に比較し、比較結果をデコーダ３１に知
らせるようにし、デコーダ３１はデータの組毎に１ビッ
トでも不一致が生じれば“０”を出力するようにしてい
るので、ｎビット比較回路を１個ですませることができ
る。従って、ゲート規模を小さくすることができる。ま
た、ビット毎に優先順位を機能させることにより、ｎビ
ット比較した時点で最も優先順位の高いデータの組がセ
レクトされているため、検出時間を短縮することができ
る。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す回路図である。

第１図と同一のものは、同一の符号を付して示す。

図に示す実施例は、Ａ，Ｂのデータの組が４個でビット
長が６の場合を示している。一致回路３０は、２人力の
ＥＸＮＯＲゲートが４個で構成されている。従って、そ
のゲート出力は、２つの入力ＡｉとＢｉが一致の時に“
１″となる。

デコーダ３１は、アンドゲート３１ａとＤタ」ブフリッ
プフロップ３１ｂの組が４個で構成さすでいる。アンド
ゲート３１ａの一方の入力には一致回路３０のゲート出
力が入り、他方の入力にＣ；フリップフロップ３ｌｂの
Ｑ出力が入っている。

そして、アンドゲート３１ａの出力はフリップフロップ
３ｌｂのＤ人力に入っている。フリップフロップ３ｌｂ
のクロック入力ＣＫには、制御回胃３４からのクロツク
が入っており、そのプリセ・シト入力Ｐには、制御回路
３４からのブリセットａ号が入っている。

デコーダ３１の各フリップフロップ３ｌｂのＵ力をそれ
ぞれＤ１〜Ｄ４とし、これら出力Ｄ１〜Ｄ４は優先順位
回路ｌ１のラッチｌｌｇに入る。

制御回路３４からのクロツクは、アンドゲート１１ｂに
入り、該アンドゲート１１ｂの出力はラッチｌｌａのク
ロック人力ＣＫに入っている。デコーダ３１の出力のう
ち、Ｄ１がラッチされたもＣをＳ１、Ｄ２がラッチされ
たものを８２、Ｄ３カ′ラッチされたものを８３、Ｄ４
がラッチされたものを８４とすると、これらラッチ出力
８１〜Ｓ４は図に示すようなアンドゲート１１ｃ〜１１
ｅとオアゲートｌｌｆ．ｌｌｇの組合わせよりなるゲー
ト回路に入る。

該ゲート回路は、優先順位の高い順（Ｓｌ＞Ｓ２＞Ｓ３
＞Ｓ４）に“１”を保持して出力するようになっている
。例えば、先ずＳ１が“１”を出力している場合に、Ｓ
１が“０”に落ちたら（不一致が生じたら）、今度は次
に優先順位の高いＳ２が“１”になる。このようにして
、順次優先度の高い信号がセレクトされるようになって
いる。

優先順位回路１１の出力を、それぞれＳＬＩ〜ＳＬ４と
する。

セレクタ１２は、一致回路３０の各ゲートの出力Ｈ１〜
Ｈ４をラッチするラッチ１２ａ，該ラッチ１２ａの各出
力Ｑ１〜Ｑ４を受けるアンドゲート１２ｂ〜１２ｅ及び
これらアンドゲート１２ｂ〜１２ｅの出力を受けるオア
ゲート１２ｆより構成されている。アンドゲート１２ｂ
〜１２ｅの他方の入力には、それぞれ対応する優先順位
回路１１の出力ＳＬＩ〜ＳＬ４が入っている。

比較回路３２は、セレクタｌ２の出力Ｑをその一方の入
力に、他方の入力にフィードバック信号を受けるアンド
ゲート３２ａ，該アンドゲート３２ａの出力をイネーブ
ル人力ＥＮに受ける８進カウンタ３２ｂ　（ＣＮＴＲ２
）及び該カウンタ３２ｂのキャリーアウト出力ＣＯを受
けるＤタイプフリップフロップ３２ｃより構成されてい
る。

カウンタ３２ｂには、８進のブリセット値“１が入力さ
れており、制御回路３４からのロードパルスＴＬＯ２に
よりブリセット値がセットされるまた、該カウンタ３２
ｂのクロックは、制御回路３４から与えられている。フ
リップフロップ３２Ｃは、カウンタ３２ｂのキャリー出
力ＣＯを制御回路３４から出力されるラッチパルス（Ｃ
ＭＰ　ＣＫ）によりラッチする。そして、ラッチされた
信号がＣＯＰＭとなる。このＣＯＭＰ信号は、前記ゲー
トｌｌｂの他方の入力に入っている。

制御回路３４は、タイミング信号ＴｉＭとマスタークロ
ツクＭＣＫを受けて、クロック．初期値ロードパルスＴ
ＬＯ２及びラッチパルス（ＣＭＰＣＫ）を作る。該制御
回路３４は、Ｄタイプフリップフロップ３４ａ〜３４ｄ
，８進カウンタ３４ｅ　（ＣＮＴＲＩ）及びアンドゲー
ト３４ｆより構成されている。このように構成された回
路の動作を、第３図のタイミングチャートを参照しつつ
説明すれば、以下のとおりである。

制御回路３４には、（ａ）に示すようなマスタークロッ
クＭＣＫと（ｂ）に示すようなタイミング信号ＴｉＭが
入り、それぞれ（ｃ），　　（ｄ）に示すような制御信
号ＴＬＯＩ，ＴＬＯ２を出力する。カウンタ３４ｅは（
ｅ）に示すような７進カウント（実際は初期値１からの
６カウント）を行い、そのキャリーアウトＣＴ　Ｉ　Ｃ
Ｏは（ｆ）に示すようなちとなる。

一致回路３０の各ゲートの出力Ｈ１〜Ｈ４がそれぞれ（
ｈ）〜（ｋ）に示すようなものであったものとする。１
ビット目では、全組が“１”である。デコーダ３１はク
ロツクでこれらデータＨ１〜Ｈ４をラッチし、その出力
Ｄ１〜Ｄ４は（ＩＱ）〜（０）に示すように全て“１”
である。優先順位回路１１は、これら信号Ｄ１〜Ｄ４を
受けると、クロックでラッチし、ラッチ出力８１〜Ｓ４
は（ｐ）〜（ｓ）に示すようなものとなる。

これら出力８１〜Ｓ４を受けるゲート回路の出力ＳＬ１
〜ＳＬ４は（ｔ）　〜（ｗ）に示すようなものとなり、
最も優先度の高いＨ１をセレクトするように信号をセレ
クタ１２に与える。セレクタ１２はＨ１をセレクトし、
（Ｘ）に示すＱとして出力する。

次に、２ビット目でＡｌ，Ｂｌに不一致が生じたものと
する。この結果、該当するゲート出力Ｈ１が（ｈ）に示
すように“０”に落ちる。このデータをデコーダ３１が
デコードし、その出力Ｄ１がクロックに同期して“ｇ″
に示すように“０”に落ちる。このデータＤ１をクロッ
クで同期してラッチし、ラッチ１１ａの出力Ｓ１が（ｐ
）に示すように“０”に落ちる。

優先順位回路１１内のゲート回路は、ラッチ１１ａの出
力を受けて、（１）〜（Ｗ）に示すようにＳＬＩが“０
゜に落ち、代わりに次の信号ＳＬ２が“１１となるセレ
クト信号をセレクタ１２に出力する。セレクタ１２の出
力Ｑは（ｘ）に示すようにラッチ１２ａのＱ１が“０“
に落ちてから、次のクロツクまでの間に“０゛に落ちる
が、Ｈ２がセレクトされると同時に、再び“１”に上が
る。

次に、６ビット目でＡ２と８２に不一致が生じＨ２が（
ｉ）に示すように“０”に落ちたものとする。これを受
けてクロックに同期してデコーダ３１の出力Ｄ２は（ｍ
）に示すように“０“に落ちる。Ｄ２が“０″に落ちる
と、次のクロックに同期してＳ２が（ｑ）に示すように
“０”に落ちる。この結果、優先順位回路１１のゲート
回路は次に優先度の高いＨ３をセレクトするようなセレ
クト信号をセレクタ１２に出力する。

この結果、セレクタ１２はＨ３をセレクトし、出力する
。この結果、セレクタ１２の出力は（Ｘ）に示すように
一旦“Ｏ”に落ちるがＨ３がセレクトされると同時に再
度“１”に立ち上がる。このようにして、図に示す回路
は、常にデータの組ＡｉとＢｉの一致しているものの内
の最も優先度の高いデータの組がセレクトされて比較回
路３２に送られるようになっている。

比較回路３２では、初期値“１”からクロックカウント
を開始し、カウントアップしたらキャリーアウトＣＯを
出力する。前記セレクタ１２の出力Ｑはアンドゲート３
２ａを介してカウンタ３２ｂのイネーブル人力ＥＮに入
っており、ＥＮが“１″の間にクロックをカウントする
。前記セレクタ１２の出力Ｑは、データの組の内、一致
している組がある間は“１”を出力し続けるので、６ビ
ット全部が一致するデータの組がある限り、カウンタ３
２ｂは初期値１から６クロックカウントを行いキャリー
アウトＣＯを出力する。このＣＯは、制御回路３４から
出力される（ｚ）に示すようなラッチバルスＣＭＰＣＫ
によりラッチされ、（２−）に示すようなＣＯＭＰ信号
として出力される。

このように、本発明によれば、一致回路３０及びデコー
ダ３１により、データの組毎にピットシリアルなデータ
を順次ビット毎に一致しているかどうかチェックできる
ので、第７図に示すようにシリアル／パラレル変換器は
不要となり、ゲート規模の削減を図ることができる。ま
た、ビット毎に優先順位を機能させることにより、６ビ
ット比較した時点で最も優先順位の高いデータの組がセ
レクタ１２によりセレクトされているため、検出時間を
短縮することができる。

上述の実施例ではデータの組（ｍ）が４、ビット長（ｎ
）が６の場合を例にとって説明したが、本発明はこれに
限るものでないことはいうまでもない。任意のデータの
組の任意のビット長のデータに本発明を適用することが
できる。

［発明の効果］ 以上、詳細に説明したように、本発明によれば、データ
ＡｉとＢｉとの一致を一致回路３０でビット毎に比較し
、比較結果をデコーダ３１に知らせるようにし、デコー
ダ３１はデータの組毎に１ビットでも不一致が生じれば
“Ｏ゜を出力するようにしているので、ｎビット比較回
路を１個ですませることができる。従って、ゲート規模
を小さくすることができる。また、ビット毎に優先順位
を機能させることにより、ｎビット比較した時点で最も
優先順位の高いデータの組がセレクトされているため、
検出時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路図、第３図は各部
の動作を示すタイミングチャート、第４図は従来のデー
タ送受信システムの構成ブロック図、 第５図は従来のデータ送受信システムの構成ブロック図
、 第６図は従来回路の構成ブロック図、 第７図は比較部の従来構成例を示す図である。 第１図において、 １１は優先順位回路、 １２はセレクタ、 ３０は一致回路、 ３１はデコーダ、 ３２は比較回路、 ３３は保護回路、 ３４は制御回路である。

Claims (1)

1. 【特許請求の範囲】 データ長ｎビットの２系列のデータＡｉとＢｉ（ｉ＝１
   〜ｍ）をそれぞれ対応するデータの組毎にビット毎の一
   致をとる一致回路（３０）と、各データの組毎に一致回
   路（３０）の出力を入力し、ｎビットのデータのうち１
   ビットでも不一致があると“０”を出力するデコーダ（
   ３１）と、該デコーダ（３１）の出力に一致するデータ
   の組が複数ある時、優先順位の高いデータの組を選択す
   る信号を出力する優先順位回路（１１）と、前記一致回
   路（３０）のｍ組の出力を受けて優先順位回路（１１）
   の出力に応じていずれか一つをセレクトするセレクタ（
   １２）と、 該セレクタ（１２）出力を受けてｎビットのデータ全て
   が一致した時にキャリー信号を出力する比較回路（３２
   ）と、 該比較回路（３２）の出力を受けて保護をかける保護回
   路（３３）と、 これら各構成要素を制御する制御回路（３４）とにより
   構成されてなるｎビット比較回路。