JPS60245162A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60245162A JPS60245162A JP59101048A JP10104884A JPS60245162A JP S60245162 A JPS60245162 A JP S60245162A JP 59101048 A JP59101048 A JP 59101048A JP 10104884 A JP10104884 A JP 10104884A JP S60245162 A JPS60245162 A JP S60245162A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- npn
- integrated circuit
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置に関し、特に高速のバイポ
ーラトランジスタを含む半導体集積回路２ へ−７゛ 襞看に関するものである。
ーラトランジスタを含む半導体集積回路２ へ−７゛ 襞看に関するものである。
従来例の構成とその問題点
半導体メモリは最近捷すます大容量化される傾向にあり
、バイポーラＥＣＬメ、モリにおいても、大容量化の傾
向が著しい。メモリの大容量化の為にはメモリセルの縮
小化が重要となってくるが、メモリセルの縮小化を微細
加工技術だけで実現するのは困難であり、新しいメモリ
セル構造の開発が要望されている。
、バイポーラＥＣＬメ、モリにおいても、大容量化の傾
向が著しい。メモリの大容量化の為にはメモリセルの縮
小化が重要となってくるが、メモリセルの縮小化を微細
加工技術だけで実現するのは困難であり、新しいメモリ
セル構造の開発が要望されている。
ＥＣＬメモリにおいては、一般的にセル寸法縮小化の為
に、負荷にＰＮＰ ）ランジスタが用いられる。第１図
は、ＰＮＰトランジスタを能動負荷とするＥＣＬメモリ
セルの一般的な回路図である。
に、負荷にＰＮＰ ）ランジスタが用いられる。第１図
は、ＰＮＰトランジスタを能動負荷とするＥＣＬメモリ
セルの一般的な回路図である。
ここで、第１図において、Ｔ１ 、Ｔ２ｔ／′ｉマルチ
エミッタのＮＰＮ トランジスタ、Ｔ３ 、Ｔ４はＰＮ
Ｐ ）ランジスタであり、端子１けワード線に接続され
、端子２および３はそれぞれデータ線に接続され、端子
４は定電流源に接続されるものである。
エミッタのＮＰＮ トランジスタ、Ｔ３ 、Ｔ４はＰＮ
Ｐ ）ランジスタであり、端子１けワード線に接続され
、端子２および３はそれぞれデータ線に接続され、端子
４は定電流源に接続されるものである。
従来より、第１図に示した様なＰＮＰ ）ランジ３７、
スタ負荷型のＥＣＬメモリセルにおいては、ＰＮＰトラ
ンジスタとＮＰＮ）ランジスタを一体化して形成する構
造が用いられており、以下に従来のＥＣＬメモリセルの
構造について第２図（、）及び（ｂ）とともに説明する
。第２図（、）において、５はＰ型の半導体基板、６は
高濃度にドープしたＮ＋埋込層、７は高濃度にドープし
たＰ＋型分離領域、９はＮ−エピタキシャル層、１０は
高濃度にドープしたＮ＋領領域１１および１２はＰ＋型
領域、１３および１４は高濃度にドープしたＮ＋領領域
１６は絶縁物、１６〜２ｏは電極である。ここでＮ−エ
ピタキシャル層９は、ＮＰＮトランジスタのコ１２はＰ
ＮＰトランジスタのコレクタ及びＮＰＮトランジスタの
ベースとなり、１３及び１４の１領域は、ＮＰＮトラン
ジスタのエミッタとなり、ラテラル型ＰＮＰ）ランジス
タとバーチカル型ＮＰＮ）ランジスタが形成される。ま
た第２図（ｂ）は、第２図（ａ）の構造を回路記号で表
わしたものであり、第２図（ｂｌの電極に対応する端子
には同一番号を伺゛しである。
ンジスタとＮＰＮ）ランジスタを一体化して形成する構
造が用いられており、以下に従来のＥＣＬメモリセルの
構造について第２図（、）及び（ｂ）とともに説明する
。第２図（、）において、５はＰ型の半導体基板、６は
高濃度にドープしたＮ＋埋込層、７は高濃度にドープし
たＰ＋型分離領域、９はＮ−エピタキシャル層、１０は
高濃度にドープしたＮ＋領領域１１および１２はＰ＋型
領域、１３および１４は高濃度にドープしたＮ＋領領域
１６は絶縁物、１６〜２ｏは電極である。ここでＮ−エ
ピタキシャル層９は、ＮＰＮトランジスタのコ１２はＰ
ＮＰトランジスタのコレクタ及びＮＰＮトランジスタの
ベースとなり、１３及び１４の１領域は、ＮＰＮトラン
ジスタのエミッタとなり、ラテラル型ＰＮＰ）ランジス
タとバーチカル型ＮＰＮ）ランジスタが形成される。ま
た第２図（ｂ）は、第２図（ａ）の構造を回路記号で表
わしたものであり、第２図（ｂｌの電極に対応する端子
には同一番号を伺゛しである。
以上の様に、ＰＮＰトランジスタ負荷型のＥＣＬメモリ
を形成する時に、ＰＮＰ）ランジスタのベースとＮＰＮ
トランジスタのコレクタを同一のＮ−領域９で、またＰ
ＮＰ ）ランジスタのコレクタとＮＰＮ）ランジスタの
ベースを同一のＰ領域１２で形成し、ＰＮＰ）ランジス
タとＮＰＮ）ランジスタを一体化する事により、セル寸
法を縮小化している。
を形成する時に、ＰＮＰ）ランジスタのベースとＮＰＮ
トランジスタのコレクタを同一のＮ−領域９で、またＰ
ＮＰ ）ランジスタのコレクタとＮＰＮ）ランジスタの
ベースを同一のＰ領域１２で形成し、ＰＮＰ）ランジス
タとＮＰＮ）ランジスタを一体化する事により、セル寸
法を縮小化している。
セル構造が必要となる。
発明の目的
本発明は、この様な従来の問題に鑑み、セル寸法をさら
に縮小化しうるＥＣＬメモリセル構造を提案すると共に
、従来の工程に何ら追加することなく、前髪モＩＪ快と
通常のバーチカル型バイポーラトランジスタとを一体化
させた半導体集積回路を提供するものである。
に縮小化しうるＥＣＬメモリセル構造を提案すると共に
、従来の工程に何ら追加することなく、前髪モＩＪ快と
通常のバーチカル型バイポーラトランジスタとを一体化
させた半導体集積回路を提供するものである。
５ べ−７
発明の構成
本発明は、一方導電型の半導体基板上に形成され互いに
分離された他方導電型の第１の領域と、一方導電型の第
２の領域と、前記第１．第２の領域表面からそれぞれ同
時形成された一方導電型の第６．第６の領域と、前記第
５．第６の領域表面から同時形成された他方導電型の第
７．第８及び第９図の領域とを備え、前記第１．第３．
第６゜第７の領域で一方向極性の縦型トランジスタを、
前記第２．第４．第６．第８．第９の領域でメモ実施例
の説明 第３図は本発明の一実施例におけるバーチカル型ＮＰＮ
）ランジスタとＥＣＬメモリセルを一体化した集積回路
の断面構造図である。
分離された他方導電型の第１の領域と、一方導電型の第
２の領域と、前記第１．第２の領域表面からそれぞれ同
時形成された一方導電型の第６．第６の領域と、前記第
５．第６の領域表面から同時形成された他方導電型の第
７．第８及び第９図の領域とを備え、前記第１．第３．
第６゜第７の領域で一方向極性の縦型トランジスタを、
前記第２．第４．第６．第８．第９の領域でメモ実施例
の説明 第３図は本発明の一実施例におけるバーチカル型ＮＰＮ
）ランジスタとＥＣＬメモリセルを一体化した集積回路
の断面構造図である。
ここで前記メモリセルは、第１図に示したＰＮＰ負荷型
のＥＣＬメモリセルを実現する新しいセル構造であり、
この製造工程を増やすことなく前記トランジスタを形成
することを可能ならしめでい６ ペー／゛ る。
のＥＣＬメモリセルを実現する新しいセル構造であり、
この製造工程を増やすことなく前記トランジスタを形成
することを可能ならしめでい６ ペー／゛ る。
第３図において、■は本発明集積回路のメモリセル部分
、■はトランジスタ部分を示す。
、■はトランジスタ部分を示す。
捷た２１はＰ型半導体基板、３３及び３８はｎ型高濃度
埋込領域、３４は０．５〜１．００・α程度のｎ型エピ
タキシャル層で３〜４μｍの厚さに成長される。
埋込領域、３４は０．５〜１．００・α程度のｎ型エピ
タキシャル層で３〜４μｍの厚さに成長される。
３６はＰ型高濃度の予備拡散領域で、エピタキシャル層
３４表面から形成されるＰ型窩濃度拡散領域３７と対を
なし、エピタキシャル層３４の分離を行なっている。
３４表面から形成されるＰ型窩濃度拡散領域３７と対を
なし、エピタキシャル層３４の分離を行なっている。
２２はＰ型の高濃度領域で、埋込領域３３の内側に設置
せられ、分離領域３５と同時に形成せられている。
せられ、分離領域３５と同時に形成せられている。
２３は拡散領域３７と同時に形成されたＰ“拡散領域で
、メモリのＮＰＮ）ランジスタのコレクタ接合を互いに
分離するために設置せられたものである。３９はｎ＋拡
散領域で埋込領域３８と接続される。２６は約２００Ω
／口程度に形成されるＰ領域でメモリ素子のＮＰＮ）ラ
ンジスタのべ７ノ・− 一スであってＮＰＮ）ランジスタのベーユ領域４０と同
時に形成される。２６及び２７はメモリ素子のＮＰＮ
）う／ジスタのエミッタ拡散領域で、ＮＰＮ）ランジス
タのエミッタ領域４１と同時形成される。これと同時に
メモリ素子のＮＰＮ）ランジスタのコレクタコンタクト
用拡散領域３６を形成する。
、メモリのＮＰＮ）ランジスタのコレクタ接合を互いに
分離するために設置せられたものである。３９はｎ＋拡
散領域で埋込領域３８と接続される。２６は約２００Ω
／口程度に形成されるＰ領域でメモリ素子のＮＰＮ）ラ
ンジスタのべ７ノ・− 一スであってＮＰＮ）ランジスタのベーユ領域４０と同
時に形成される。２６及び２７はメモリ素子のＮＰＮ
）う／ジスタのエミッタ拡散領域で、ＮＰＮ）ランジス
タのエミッタ領域４１と同時形成される。これと同時に
メモリ素子のＮＰＮ）ランジスタのコレクタコンタクト
用拡散領域３６を形成する。
２８は絶縁酸化膜、２９〜３２及び４２〜４６は電極で
ある。
ある。
ブロックＩのメモリセルにおいて、Ｐ＋領域２２はＰＮ
Ｐ ）ランジスタのエミ、りとなり、Ｎ型領域３４はＰ
ＮＰ）ランジスタのベースおよびＮＰＮトランジスタの
コレクタとなる。
Ｐ ）ランジスタのエミ、りとなり、Ｎ型領域３４はＰ
ＮＰ）ランジスタのベースおよびＮＰＮトランジスタの
コレクタとなる。
またＰ型頭域２６はＰＮＰ ）ランジスタのコレクタお
よびＮＰＮ）ランジスタのベースとなり、Ｎ＋領域２６
．２７はＮＰＮトランジスタのエミッタとなる。即ちブ
ロックＩの領域に、領域を共有しながらバーチカル型の
ＰＮＰ ）ランジスタとＮＰＮ）ランジスタが形成され
ている。
よびＮＰＮ）ランジスタのベースとなり、Ｎ＋領域２６
．２７はＮＰＮトランジスタのエミッタとなる。即ちブ
ロックＩの領域に、領域を共有しながらバーチカル型の
ＰＮＰ ）ランジスタとＮＰＮ）ランジスタが形成され
ている。
ブロック■のトランジスタセルは通常のＮＰＮトランジ
スタであって、ブロックＩの２６ 、２７及び３６と同
時形成されるｎ＋領領域エミッタ、２５と同時形成され
るＰ＋領域４０はベース、ア。
スタであって、ブロックＩの２６ 、２７及び３６と同
時形成されるｎ＋領領域エミッタ、２５と同時形成され
るＰ＋領域４０はベース、ア。
２７及び３６と同時形成される３９と、３３と同時形成
される３８により形成されるｎ＋領領域コレクタとなる
。
される３８により形成されるｎ＋領領域コレクタとなる
。
第４図は、第３図の構造を回路記号で表わしたものであ
り、第３図の電極に対応する端子には、同一番号を付し
である。
り、第３図の電極に対応する端子には、同一番号を付し
である。
ここでＰＮＰ ）ランジスタのエミッタとなるＰ＋埋込
層２２が、ワード線としてメモリセル内およびメモリセ
ル間のワード線の接続に用いるものである。よってメモ
リのワード単位でメモリセルのＰ＋埋込層２２を相互に
接続するため、メモリの単位ワード内においては素子間
の分離をする必要がない。
層２２が、ワード線としてメモリセル内およびメモリセ
ル間のワード線の接続に用いるものである。よってメモ
リのワード単位でメモリセルのＰ＋埋込層２２を相互に
接続するため、メモリの単位ワード内においては素子間
の分離をする必要がない。
すなわち、メモリのワード単位で素子間分離をするだけ
でよい。
でよい。
この様に第３図ブロックｌのメモリセルにおいて、バー
チカルｐＰＮＰ トランジスタとＮＰＮ ）９へ−７ ランジスタを一体化した構造をとり、さらにＰＮＰトラ
ンジスタのエミッタとなるＰ＋埋込層でワード線の接続
を行なうことにより、メモリセル内およびメモリセル間
の配線面積を減少させ、かつ素子間分離の面積を減少さ
せることにより、メモリセル寸法を縮小化することがで
きる。
チカルｐＰＮＰ トランジスタとＮＰＮ ）９へ−７ ランジスタを一体化した構造をとり、さらにＰＮＰトラ
ンジスタのエミッタとなるＰ＋埋込層でワード線の接続
を行なうことにより、メモリセル内およびメモリセル間
の配線面積を減少させ、かつ素子間分離の面積を減少さ
せることにより、メモリセル寸法を縮小化することがで
きる。
発明の効果
以上の様に、本実施例による半導体集積回路装置は、高
密度のメモリセルと通常の縦型トランジスタを従来の工
程を何ら増やすことなく一体化構成できるので高密度Ｉ
Ｃを実現する上で効果は極めて太きい。
密度のメモリセルと通常の縦型トランジスタを従来の工
程を何ら増やすことなく一体化構成できるので高密度Ｉ
Ｃを実現する上で効果は極めて太きい。
前記メモリセルは負荷となるバーチカル型ＰＮＰトラン
ジスタとＮＰＮ）ランジスタを一体化してＪｔ４Ｌ、Ｐ
Ｎ’Ｐ ）ランジスタのエミッタとなるｒ埋込層でワー
ド線の接続を行々っている。よって従来のＥＣＬメモリ
セルに比べて配線面積が少なく、素子間分離が単位ワー
ド内で不要となるためにメモリセル寸法が縮小化され、
メモリ容量が大容量化される。
ジスタとＮＰＮ）ランジスタを一体化してＪｔ４Ｌ、Ｐ
Ｎ’Ｐ ）ランジスタのエミッタとなるｒ埋込層でワー
ド線の接続を行々っている。よって従来のＥＣＬメモリ
セルに比べて配線面積が少なく、素子間分離が単位ワー
ド内で不要となるためにメモリセル寸法が縮小化され、
メモリ容量が大容量化される。
１０ベー、゛
本発明はこのようなメモリセルと、通常のトランジスタ
を同時に従来の工程で供給するという優れた半導体集積
回路を実現できるものである。
を同時に従来の工程で供給するという優れた半導体集積
回路を実現できるものである。
第１図は一般のＰＮＰ ）ランジスタを負荷とするＥＣ
Ｌメモリセルの回路図、第２図（ａ）Ｈ第１図のＥＣＬ
メモリを実現する従来の構造断面図、第２図（ｂ）は第
２図（ａ）を説明する回路記号図、第３図は本発明の一
実施例の集積回路構造断面図、第４図は第３図ブロック
Ｉを説明する回路記号図である。 Ｉ・・・・・・集積回路のメモリセル部分、■・・・・
・・集積回路の通常トランジスタ部分、２２・・・・・
・ＰＮＰ トランジスタのエミッタ領域、２５・・・・
・・ＰＮＰ ）ランジスタのコレクタ領域およびＮＰＮ
）ランジスタノヘースｆｆＵｔ、、３４・・・・・・Ｐ
ＮＰトランジスタのベース領域およびＮＰＮ）ランジス
タのコレクタ領域、４１・・・・・・ＮＰＮ）ランジス
タのエミッタ領域、４０・・・・・・ＮＰＮ）ランジス
タのベース領域、３８・・・・・・ＮＰＮ トランジス
タのコレクタ領域。
Ｌメモリセルの回路図、第２図（ａ）Ｈ第１図のＥＣＬ
メモリを実現する従来の構造断面図、第２図（ｂ）は第
２図（ａ）を説明する回路記号図、第３図は本発明の一
実施例の集積回路構造断面図、第４図は第３図ブロック
Ｉを説明する回路記号図である。 Ｉ・・・・・・集積回路のメモリセル部分、■・・・・
・・集積回路の通常トランジスタ部分、２２・・・・・
・ＰＮＰ トランジスタのエミッタ領域、２５・・・・
・・ＰＮＰ ）ランジスタのコレクタ領域およびＮＰＮ
）ランジスタノヘースｆｆＵｔ、、３４・・・・・・Ｐ
ＮＰトランジスタのベース領域およびＮＰＮ）ランジス
タのコレクタ領域、４１・・・・・・ＮＰＮ）ランジス
タのエミッタ領域、４０・・・・・・ＮＰＮ）ランジス
タのベース領域、３８・・・・・・ＮＰＮ トランジス
タのコレクタ領域。
Claims (1)
- 一方導電型の半導体基板上に形成され互いに分離された
他方導電型の第１の領域と、一方導電型の第２の領域と
、前記第１．第２の領域表面からそれぞれ同時形成され
た他方導電型の低濃度第３゜第４の領域と、前記第３．
第４の領域表面からそれぞれ同時形成された一方導電型
の第６．第６の領域と、前記第６．第６の領域表面から
同時形成された他方導電型の第７．第８及び第９の領域
とを備え、前記第１．第３．第５．第７の領域で一方向
極性の縦型トランジスタを、前記第２．第４゜第６．第
８．第９の領域でメモリ素子を構成することを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101048A JPS60245162A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101048A JPS60245162A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245162A true JPS60245162A (ja) | 1985-12-04 |
Family
ID=14290236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101048A Pending JPS60245162A (ja) | 1984-05-18 | 1984-05-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901132A (en) * | 1986-06-09 | 1990-02-13 | Texas Instruments Incorporated | Semiconductor integrated circuit with switching bipolar transistors having high withstand voltage capability |
-
1984
- 1984-05-18 JP JP59101048A patent/JPS60245162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901132A (en) * | 1986-06-09 | 1990-02-13 | Texas Instruments Incorporated | Semiconductor integrated circuit with switching bipolar transistors having high withstand voltage capability |
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