JPH0423466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0423466A JPH0423466A JP2129720A JP12972090A JPH0423466A JP H0423466 A JPH0423466 A JP H0423466A JP 2129720 A JP2129720 A JP 2129720A JP 12972090 A JP12972090 A JP 12972090A JP H0423466 A JPH0423466 A JP H0423466A
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- Japan
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- wiring
- word line
- insulating film
- etching
- bit line
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯＳ ＤＲＡＭ （ダイナミックランダムアクセスメ
モリ）のワードラインの裏打配線方法に関し。
モリ）のワードラインの裏打配線方法に関し。
ワードラインとのコンタクトホールにおける裏打配線の
段差被覆を改善し、製造歩留と配線の信頼性を向上する
ことを目的とし。
段差被覆を改善し、製造歩留と配線の信頼性を向上する
ことを目的とし。
半導体基板上に相互に絶縁膜を介して順に形成されたワ
ードライン（１）と、キャパシタ（２）、 （７）と。
ードライン（１）と、キャパシタ（２）、 （７）と。
ビットライン（３）と、さらにその上に上層絶縁膜を介
して裏打配線（４）を有するＭＯＳ ＤＲＡＭを製造す
るに際し、メモリセル内のビットライン（３）を形成後
にセル領域をエツチングマスクで覆い、ワードライン（
１）が露出するまで該絶縁膜をエツチング除去する工程
と、・該基板上全面に該上層絶縁膜（９）、 （ｔｏ）
を被着し、前記エツチング領域の該上層絶縁膜を開口す
る工程と、該開口を覆って裏打配線（４）を形成する工
程を有するように構成する。
して裏打配線（４）を有するＭＯＳ ＤＲＡＭを製造す
るに際し、メモリセル内のビットライン（３）を形成後
にセル領域をエツチングマスクで覆い、ワードライン（
１）が露出するまで該絶縁膜をエツチング除去する工程
と、・該基板上全面に該上層絶縁膜（９）、 （ｔｏ）
を被着し、前記エツチング領域の該上層絶縁膜を開口す
る工程と、該開口を覆って裏打配線（４）を形成する工
程を有するように構成する。
本発明は半導体装置の製造方法に係り、特にＭＯＳ Ｄ
ＲＡＭのワードラインの裏打配線の形成方法に関する。
ＲＡＭのワードラインの裏打配線の形成方法に関する。
近年のＭＯＳ ＤＲＡＭの高集積化にともない、パター
ンの微細化およびキャパシタ容量の確保が要求され、ま
た高速化の要求よりワードラインの信号遅延を抑えるた
め、金属配線によるワードラインの裏打ちが必要となっ
ている。
ンの微細化およびキャパシタ容量の確保が要求され、ま
た高速化の要求よりワードラインの信号遅延を抑えるた
め、金属配線によるワードラインの裏打ちが必要となっ
ている。
この要求に対応する配線方法として本発明を利用するこ
とができる。
とができる。
従来のＭＯＳ ＤＲＡＭにおいては、キャパシタ構造が
プレーナ型であるためそのコンタクトホールのアスペク
ト比（深さ７幅）はせいぜい０．５程度であった。
プレーナ型であるためそのコンタクトホールのアスペク
ト比（深さ７幅）はせいぜい０．５程度であった。
ところが、 ４Ｍビット以上のＤＲＡＭによく使用され
ているスタックドキャパシタを有する場合は、メモリセ
ル内における裏打配線とワードラインとのコンタクトホ
ールは深くなり、そのアスペクト比は〜１に達しようと
している。
ているスタックドキャパシタを有する場合は、メモリセ
ル内における裏打配線とワードラインとのコンタクトホ
ールは深くなり、そのアスペクト比は〜１に達しようと
している。
第３図は従来例によるＡ１合金を用いた裏打配線を説明
する断面図である。
する断面図である。
図において、ｌはワードライン（ゲート）、２はキャパ
シタの蓄積電極、３はビットラインン、４は裏打配線、
５は裏打配線とワードラインのコンタクトホール、６，
８〜ＩＯは絶縁膜、７はキャパシタの対向電極、 ＋０
１は半導体基板でシリコン基板、１０２はフィールド酸
化膜である。
シタの蓄積電極、３はビットラインン、４は裏打配線、
５は裏打配線とワードラインのコンタクトホール、６，
８〜ＩＯは絶縁膜、７はキャパシタの対向電極、 ＋０
１は半導体基板でシリコン基板、１０２はフィールド酸
化膜である。
なお１図では蓄積電極２と対向電極７の間にキャパシタ
の誘電体膜が省略されている。
の誘電体膜が省略されている。
裏打配線４がＡ１合金を主体とする場合は、融点が低い
ためキャパシタ２．７形成後にその上に裏打配線４を形
成するため、さらにスタックドキャパシタを有する場合
は特にワードライン１とのコンタクトホール５が深くな
り、裏打配線４のコンタクトホール部での段差被覆は非
常に悪（なり。
ためキャパシタ２．７形成後にその上に裏打配線４を形
成するため、さらにスタックドキャパシタを有する場合
は特にワードライン１とのコンタクトホール５が深くな
り、裏打配線４のコンタクトホール部での段差被覆は非
常に悪（なり。
配線の信頼性が低下する。
従って９段差被覆を改善するためにコンタクトホールの
形状をテーパ状にエツチングしたり（第４図（ａ）参照
）、あるいはエツチングの等方性成分をコンタクトホー
ルの上部に入れる（第４図（ｂ）参照：等方性エツチン
グ士異方性エツチング）等の方法があるが、いずれもパ
ターンの微細化仕様には逆行するものであり、実施は困
難である。
形状をテーパ状にエツチングしたり（第４図（ａ）参照
）、あるいはエツチングの等方性成分をコンタクトホー
ルの上部に入れる（第４図（ｂ）参照：等方性エツチン
グ士異方性エツチング）等の方法があるが、いずれもパ
ターンの微細化仕様には逆行するものであり、実施は困
難である。
第４図ｆａ）〜（Ｃ）はエツチングによる段差被覆の改
善とパターン幅の増大を説明する断面図である。
善とパターン幅の増大を説明する断面図である。
図において、 ４１は絶縁膜、４２は配線である。
第４図（ａＬ （ｂ）は段差被覆は改善されたが、パタ
ーン幅は第４図（Ｃ）に比し増大している。
ーン幅は第４図（Ｃ）に比し増大している。
本発明はＭＯＳ ＤＲＡＭにおいて、ワードラインとの
コンタクトホールにおける裏打配線の段差被覆を改善し
、製造歩留と配線の信頼性を向上することを目的とする
。
コンタクトホールにおける裏打配線の段差被覆を改善し
、製造歩留と配線の信頼性を向上することを目的とする
。
上記課題の解決は、半導体基板上に相互に絶縁膜を介し
て順に形成されたワードライン（１）と、キャパシタ（
２）、 （７）と、ビットライン（３）と、さらにその
上に上層絶縁膜を介して裏打配線（４）を有するＭＯＳ
ＤＲＡＭを製造するに際し、メモリセル内のビットラ
イン（３）を形成後にセル領域をエツチングマスクで覆
い、ワードライン（１）が露出するまで該絶縁膜をエツ
チング除去する工程と、該基板」二全面に該上層絶縁膜
（９，１，（１０）を被着し、前記エツチング領域の該
上層絶縁膜を開口する工程と、該開口を覆って裏打配線
（４）を形成する工程を有する半導体装置の製造方法に
より達成される。
て順に形成されたワードライン（１）と、キャパシタ（
２）、 （７）と、ビットライン（３）と、さらにその
上に上層絶縁膜を介して裏打配線（４）を有するＭＯＳ
ＤＲＡＭを製造するに際し、メモリセル内のビットラ
イン（３）を形成後にセル領域をエツチングマスクで覆
い、ワードライン（１）が露出するまで該絶縁膜をエツ
チング除去する工程と、該基板」二全面に該上層絶縁膜
（９，１，（１０）を被着し、前記エツチング領域の該
上層絶縁膜を開口する工程と、該開口を覆って裏打配線
（４）を形成する工程を有する半導体装置の製造方法に
より達成される。
本発明では セル内のビットラインを形成後にセル領域
全体をエツチングマスクで覆い、ワードラインが露出す
るまで絶縁膜をエツチング除去することにより、この部
分に形成されるコンタクトホールを浅くして裏打配線の
段差被覆を改善している。
全体をエツチングマスクで覆い、ワードラインが露出す
るまで絶縁膜をエツチング除去することにより、この部
分に形成されるコンタクトホールを浅くして裏打配線の
段差被覆を改善している。
この際１周辺回路部に配線層があるとマスつて覆われて
いないため、配線はエツチングされてしまうので１本発
明はこれを避けるため配線層の使用はセル内ビットライ
ンに限定した。
いないため、配線はエツチングされてしまうので１本発
明はこれを避けるため配線層の使用はセル内ビットライ
ンに限定した。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明する断
面図と平面図である。
面図と平面図である。
図において、■はワードライン（ゲート）。
２はキャパシタの蓄積電極、３はビットライン。
４は裏打配線、５は裏打配線とワードラインのコンタク
トホール、６，８〜ＩＯは絶縁膜、７はキャパシタの対
向電極、 １０１は半導体基板でシリコン基板、１０２
はフィールド酸化膜、１０３はゲート酸化膜である。
トホール、６，８〜ＩＯは絶縁膜、７はキャパシタの対
向電極、 １０１は半導体基板でシリコン基板、１０２
はフィールド酸化膜、１０３はゲート酸化膜である。
なお１図では蓄積電極２と対向電極７の間にキャパシタ
の誘電体膜が省略されている。
の誘電体膜が省略されている。
第１図（ａ）において、基板」二の分離領域に熱酸化に
よる厚さ４０００〜６０００Ａのフィールド酸化膜１０
２を、素子領域上には熱酸化による厚さ１５０〜２５０
人のゲート酸化膜１０３を形成し９例えば厚さ１５００
〜２５００人のポリシリコン膜あるいはポリサイド膜か
らなるワードライン１を形成する。
よる厚さ４０００〜６０００Ａのフィールド酸化膜１０
２を、素子領域上には熱酸化による厚さ１５０〜２５０
人のゲート酸化膜１０３を形成し９例えば厚さ１５００
〜２５００人のポリシリコン膜あるいはポリサイド膜か
らなるワードライン１を形成する。
次に７層間絶縁膜６を介して、厚さ１５００〜３０００
人のポリシリコン膜からなるキャパシタの蓄積電極２を
形成する。
人のポリシリコン膜からなるキャパシタの蓄積電極２を
形成する。
次に、キャパシタの誘電体膜を介して厚さ１５００〜３
０００人のポリシリコン膜からなるキャパシタの対向電
極７を形成する。
０００人のポリシリコン膜からなるキャパシタの対向電
極７を形成する。
次に９層間絶縁膜８を介してセル領域内の厚さ２０００
〜３０００Ａのポリサイド膜からなるビットライン３を
形成する。
〜３０００Ａのポリサイド膜からなるビットライン３を
形成する。
次に、セル領域内にエツチングマスクとして厚さ１〜２
μｍのレジスト膜１１を形成する。
μｍのレジスト膜１１を形成する。
第１図（ｂ）において、レジスト膜１１をマスクにして
層間絶縁膜８，６をエツチング除去してワードライン１
を露出させる。
層間絶縁膜８，６をエツチング除去してワードライン１
を露出させる。
絶縁膜（Ｓｉ０２． ＰＳＧ等）のエツチングは、エツ
チングガスとしてＣＦ４を用い、これを０．１〜１．０
Ｔｏｒｒに減圧した雰囲気中で７周波数１３．５６ Ｍ
Ｈｚの電力を基板光たり５００〜１０００ Ｗ印加して
行う。
チングガスとしてＣＦ４を用い、これを０．１〜１．０
Ｔｏｒｒに減圧した雰囲気中で７周波数１３．５６ Ｍ
Ｈｚの電力を基板光たり５００〜１０００ Ｗ印加して
行う。
次に１層間絶縁膜９．１０を基板全面に被着後。
これらの層を貫通するコンタクトホール５を形成する。
次に、コンタクトホール５を覆って厚さ５０００〜１０
０００人のＡＩの裏打配線４を形成する。
０００人のＡＩの裏打配線４を形成する。
第１図（Ｃ）は平面図で、第１図（ａ）、 （ｂ）はＡ
−Ａ断面図である。
−Ａ断面図である。
図は、簡単のために、ワードラインｌ及びビットライン
３の配置を線状に示し、それにビットライン３．キャパ
シタの蓄積電極２及び裏打配線４のコンタクトの配置を
追記した。
３の配置を線状に示し、それにビットライン３．キャパ
シタの蓄積電極２及び裏打配線４のコンタクトの配置を
追記した。
第２図は本発明の他の実施例を説明する断面図である。
この例はシールデッドビットラインの場合で。
この場合も第１図の工程と同様に本発明を適用できる。
本発明発明ではセル領域の外を走るビットラインは配線
３とは別の配線層を用いて形成されることになる。この
配線はセル領域の端で配線３とコンタクトをとる。
３とは別の配線層を用いて形成されることになる。この
配線はセル領域の端で配線３とコンタクトをとる。
以上説明したように本発明によれば、 ＭＯＳ ＤＲＡ
Ｍにおいて、ワードラインの裏打配線の段差被覆を改善
し、製造歩留と配線の信頼性を向」ニすることができた
。
Ｍにおいて、ワードラインの裏打配線の段差被覆を改善
し、製造歩留と配線の信頼性を向」ニすることができた
。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明する断
面図と平面図。 第２図は本発明の他の実施例を説明する断面図第３図は
従来例によるＡ１合金を用いた裏打配線を説明する断面
図。 第４図（ａ）〜（Ｃ）はエツチングによる段差被覆の改
善とパターン幅の増大を説明する断面図である。 図において。 １はワードライン（ゲート）。 ２はキャパシタの蓄積電極。 ３はビットライン。 ４は裏打配線。 ５は裏打配線とワードラインの コンタクトホール ６゜ ８〜１０は絶縁膜。 ７はキャパシタの対向電極
面図と平面図。 第２図は本発明の他の実施例を説明する断面図第３図は
従来例によるＡ１合金を用いた裏打配線を説明する断面
図。 第４図（ａ）〜（Ｃ）はエツチングによる段差被覆の改
善とパターン幅の増大を説明する断面図である。 図において。 １はワードライン（ゲート）。 ２はキャパシタの蓄積電極。 ３はビットライン。 ４は裏打配線。 ５は裏打配線とワードラインの コンタクトホール ６゜ ８〜１０は絶縁膜。 ７はキャパシタの対向電極
Claims (1)
- 【特許請求の範囲】 半導体基板上に相互に絶縁膜を介して順に形成されたワ
ードライン（１）と、キャパシタ（２）、（７）と、ビ
ットライン（３）と、さらにその上に上層絶縁膜を介し
て裏打配線（４）を有するＭＯＳＤＲＡＭを製造するに
際し、 メモリセル内のビットライン（３）を形成後にセル領域
をエッチングマスクで覆い、ワードライン（１）が露出
するまで該絶縁膜をエッチング除去する工程と、 該基板上全面に該上層絶縁膜（９）、（１０）を被着し
、前記エッチング領域の該上層絶縁膜を開口する工程と
、 該開口を覆って裏打配線（４）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129720A JPH0423466A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129720A JPH0423466A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423466A true JPH0423466A (ja) | 1992-01-27 |
Family
ID=15016535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129720A Pending JPH0423466A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177263A (ja) * | 1992-07-14 | 1994-06-24 | Hyundai Electron Ind Co Ltd | ワード線分岐の金属コンタクト製造方法 |
-
1990
- 1990-05-18 JP JP2129720A patent/JPH0423466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177263A (ja) * | 1992-07-14 | 1994-06-24 | Hyundai Electron Ind Co Ltd | ワード線分岐の金属コンタクト製造方法 |
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