JPH03230561A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH03230561A JPH03230561A JP2026604A JP2660490A JPH03230561A JP H03230561 A JPH03230561 A JP H03230561A JP 2026604 A JP2026604 A JP 2026604A JP 2660490 A JP2660490 A JP 2660490A JP H03230561 A JPH03230561 A JP H03230561A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- conductive film
- forming
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置およびその製造方法に関し、特
に、任意の記憶情報のランダムな入出力が可能、な高集
積化に適した半導体装置およびその製造方法に関する。
に、任意の記憶情報のランダムな入出力が可能、な高集
積化に適した半導体装置およびその製造方法に関する。
［従来の技術］
従来、半導体装置の中で、記憶情報のランダムな入出力
が可能なものとしてＤＲＡＭ （Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ。
が可能なものとしてＤＲＡＭ （Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ。
ｒｙ）が−船釣に知られている。このＤＲＡＭは、ここ
３年間で集積度が４倍に向上し、既にＩＭから４Ｍへと
移行している。一般にＤＲＡＭは、多数の記憶情報を記
憶する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。
３年間で集積度が４倍に向上し、既にＩＭから４Ｍへと
移行している。一般にＤＲＡＭは、多数の記憶情報を記
憶する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。
第３図は、従来のＤ ＲＡ Ｍのメモリセルを示した断
面図である。第３図を参照して、メモリセルは、シリコ
ン基板１と、シリコン基板１上に形成された素子分離の
ための素子分離酸化膜２と、素子分離酸化膜２に隣接し
てシリコン基板１上に形成された不純物拡散層６と、シ
リコン基板】の不純物拡散層６に隣接する領域上にゲー
ト酸化膜３を介して形成されたゲート電極４と、ゲート
電極４上およびその側面に形成された絶縁のための絶縁
膜５と、不純物拡散層６に接続され素子分離酸化膜２お
よび絶縁膜５上に形成されたキャパシタ下部電極１７と
、キャパシタ下部電極１７上およびその側面に形成され
たキャパシタ誘電膜８と、キャパシタ誘電膜８上に形成
されたキャパシタ上部電極２０とを含む。
面図である。第３図を参照して、メモリセルは、シリコ
ン基板１と、シリコン基板１上に形成された素子分離の
ための素子分離酸化膜２と、素子分離酸化膜２に隣接し
てシリコン基板１上に形成された不純物拡散層６と、シ
リコン基板】の不純物拡散層６に隣接する領域上にゲー
ト酸化膜３を介して形成されたゲート電極４と、ゲート
電極４上およびその側面に形成された絶縁のための絶縁
膜５と、不純物拡散層６に接続され素子分離酸化膜２お
よび絶縁膜５上に形成されたキャパシタ下部電極１７と
、キャパシタ下部電極１７上およびその側面に形成され
たキャパシタ誘電膜８と、キャパシタ誘電膜８上に形成
されたキャパシタ上部電極２０とを含む。
また、ＤＲＡＭのメモリセルは、その信号電荷蓄積用の
キャパシタ構造によって、いくつかのタイプに分けるこ
とができるが、第３図に示したものはいわゆるスタック
ドタイプのメモリセルである。このタイプのメモリセル
では、素子分離酸化膜２およびゲート電極４上にまで延
在された２層の導電膜（キャパシタ下部電極１７および
キャパシタ上部電極２０）とその間に形成された誘電膜
（キャパシタ誘電膜８）とからキャパシタが構成されて
いる。したがって、ＤＲＡＭの高集積化に伴ってメモリ
セルサイズが縮小された場合には、キャパシタ面積も同
時に縮小されることとなる。
キャパシタ構造によって、いくつかのタイプに分けるこ
とができるが、第３図に示したものはいわゆるスタック
ドタイプのメモリセルである。このタイプのメモリセル
では、素子分離酸化膜２およびゲート電極４上にまで延
在された２層の導電膜（キャパシタ下部電極１７および
キャパシタ上部電極２０）とその間に形成された誘電膜
（キャパシタ誘電膜８）とからキャパシタが構成されて
いる。したがって、ＤＲＡＭの高集積化に伴ってメモリ
セルサイズが縮小された場合には、キャパシタ面積も同
時に縮小されることとなる。
［発明が解決しようとする課題］
前述のように、ＤＲＡＭの高集積化に伴ってメモリセル
が縮小された場合には、キャパシタの面積も同時に縮小
されることとなる。しかし、記憶領域としてのＤＲＡＭ
の安定動作および信頼性を考慮すると、メモリセルサイ
ズか縮小されても１ビツトのメモリセルに蓄える電荷量
をほぼ一定に維持する必要がある。そのための方法とし
て、キャパシタの誘電膜を薄くする方法か考えられるが
、この誘電膜を薄くするという方法は、誘電膜を薄くす
ることにより誘電膜の信頼性か劣化するという問題点か
ある。
が縮小された場合には、キャパシタの面積も同時に縮小
されることとなる。しかし、記憶領域としてのＤＲＡＭ
の安定動作および信頼性を考慮すると、メモリセルサイ
ズか縮小されても１ビツトのメモリセルに蓄える電荷量
をほぼ一定に維持する必要がある。そのための方法とし
て、キャパシタの誘電膜を薄くする方法か考えられるが
、この誘電膜を薄くするという方法は、誘電膜を薄くす
ることにより誘電膜の信頼性か劣化するという問題点か
ある。
そこで、従来の改良方法として、キャパシタの誘電膜を
薄くすることなくキャパシタの下部電極を厚くして表面
積を増加させる方法が考えられる。
薄くすることなくキャパシタの下部電極を厚くして表面
積を増加させる方法が考えられる。
第４図はこの従来の改良されたスタックドタイプのメモ
リセルを示した断面図である。第４図を参照して、第３
図に示したメモリセルと比較して、この第４図に示した
メモリセルでは、キャパシタ下部電極２７の厚みか増加
している。この結果、キャパシタ誘電膜８およびキャパ
シタ上部電極２０もキャパシタ下部電極２７の厚みを増
した分だけ長くなり、キャパシタ全体として利用できる
表面積が増加し、キャパシタ容量が増加することとなる
。すなわち、キャパシタ下部電極２７およびキャパシタ
誘電膜８ならびにキャパシタ上部電極２０により構成さ
れるキャパシタの横方向の長さは従来と変わらないので
、平面上での面積を増やすことなく容量手段として利用
できる面積が増加できる。
リセルを示した断面図である。第４図を参照して、第３
図に示したメモリセルと比較して、この第４図に示した
メモリセルでは、キャパシタ下部電極２７の厚みか増加
している。この結果、キャパシタ誘電膜８およびキャパ
シタ上部電極２０もキャパシタ下部電極２７の厚みを増
した分だけ長くなり、キャパシタ全体として利用できる
表面積が増加し、キャパシタ容量が増加することとなる
。すなわち、キャパシタ下部電極２７およびキャパシタ
誘電膜８ならびにキャパシタ上部電極２０により構成さ
れるキャパシタの横方向の長さは従来と変わらないので
、平面上での面積を増やすことなく容量手段として利用
できる面積が増加できる。
しかし、このキャパシタの下部電極を厚（して表面積を
増加させる方法では、下部電極を厚くすることによって
生じる高段差部での下部電極パターン形成が困難になる
という問題点があった。すなわち、下部電極の厚みが増
して高段差になった分だけエツチング時間が増加し、こ
の結果、エツチングレートのばらつきによるオーバエツ
チングの度合いが従来に比べて激しくなるという不都合
が生じる。オーバエツチングが激しくなると半導体装置
自体の信頼性が低下するという問題が新たに生じる。
増加させる方法では、下部電極を厚くすることによって
生じる高段差部での下部電極パターン形成が困難になる
という問題点があった。すなわち、下部電極の厚みが増
して高段差になった分だけエツチング時間が増加し、こ
の結果、エツチングレートのばらつきによるオーバエツ
チングの度合いが従来に比べて激しくなるという不都合
が生じる。オーバエツチングが激しくなると半導体装置
自体の信頼性が低下するという問題が新たに生じる。
つまり、従来においては、ＤＲＡＭの集積化に伴ってメ
モリセルサイズが縮小された場合に下部電極のパターン
形成上の困難性を伴うことなくキャパシタ容量を確保す
ることは困難であった。
モリセルサイズが縮小された場合に下部電極のパターン
形成上の困難性を伴うことなくキャパシタ容量を確保す
ることは困難であった。
この発明は、上記のような課題を解決するためになされ
たもので、メモリセルサイズが縮小された場合にも下部
電極のパターン形成上の困難性を伴うことなくキャパシ
タ容量を確保することのできる半導体装置およびその製
造方法を提供することを目的とする。
たもので、メモリセルサイズが縮小された場合にも下部
電極のパターン形成上の困難性を伴うことなくキャパシ
タ容量を確保することのできる半導体装置およびその製
造方法を提供することを目的とする。
［課題を解決するための手段］
第１請求項における発明は、第１導電型の半導体基板の
素子分離領域に隣接して形成された第２導電型の不純物
領域と、半導体基板の不純物領域に隣接する領域上に第
１の絶縁膜を介して形成されたゲート電極と、少な（と
も不純物領域上に形成された第１の導電膜と少なくとも
その第１の導電膜上に形成された上方に延びる複数の突
起部を有する高融点金属シリサイド層とその高融点金属
シリサイド層上に形成された第２の絶縁膜とその第２の
絶縁膜上に形成された第２の導電膜とを有する容量手段
とを含む。
素子分離領域に隣接して形成された第２導電型の不純物
領域と、半導体基板の不純物領域に隣接する領域上に第
１の絶縁膜を介して形成されたゲート電極と、少な（と
も不純物領域上に形成された第１の導電膜と少なくとも
その第１の導電膜上に形成された上方に延びる複数の突
起部を有する高融点金属シリサイド層とその高融点金属
シリサイド層上に形成された第２の絶縁膜とその第２の
絶縁膜上に形成された第２の導電膜とを有する容量手段
とを含む。
第２請求項における発明は、少なくとも不純物領域上に
容量手段の下部電極となる第１の導電膜を形成するステ
ップと、その第１の導電膜の上に高融点金属層を形成す
るステップと、第１の導電膜および高融点金属層に熱処
理を加えて第１の導電膜上に上方に延びる複数の突起部
を有する高融点金属シリサイド層を形成するステップと
、少なくとも高融点金属シリサイド層上に容量手段の誘
電膜となる第２の絶縁膜を形成するステップと、第２の
絶縁膜上に容量手段の上部電極となる第２の導電膜を形
成するステップとを含む。
容量手段の下部電極となる第１の導電膜を形成するステ
ップと、その第１の導電膜の上に高融点金属層を形成す
るステップと、第１の導電膜および高融点金属層に熱処
理を加えて第１の導電膜上に上方に延びる複数の突起部
を有する高融点金属シリサイド層を形成するステップと
、少なくとも高融点金属シリサイド層上に容量手段の誘
電膜となる第２の絶縁膜を形成するステップと、第２の
絶縁膜上に容量手段の上部電極となる第２の導電膜を形
成するステップとを含む。
［作用］
第１請求項に係る発明では、第２導電型の不純物領域が
第１導電型の半導体基板の素子分離領域に隣接して形成
され、ゲート電極が半導体基板の不純物領域に隣接する
領域上に第１の絶縁膜を介して形成され、容量手段か、
少なくとも不純物領域上に形成された第１の導電膜と少
なくともその第１の導電膜上に形成された上方に延びる
複数の突起部を有する高融点金属シリサイド層とその高
融点金属ンリサイド層上に形成された第２の絶縁膜とそ
の第２の絶縁膜上に形成された第２の導電膜とから構成
される。つまり、容量手段を構成する第１の導電膜上に
上方に延びる複数の突起部を有する高融点金属シリサイ
ド層が形成されるので、平面上での面積を増やすことな
く容量手段として利用できる面積が増加されるとともに
容量手段の下部電極となる第１の導電膜の厚みを増加す
る必要もない。
第１導電型の半導体基板の素子分離領域に隣接して形成
され、ゲート電極が半導体基板の不純物領域に隣接する
領域上に第１の絶縁膜を介して形成され、容量手段か、
少なくとも不純物領域上に形成された第１の導電膜と少
なくともその第１の導電膜上に形成された上方に延びる
複数の突起部を有する高融点金属シリサイド層とその高
融点金属ンリサイド層上に形成された第２の絶縁膜とそ
の第２の絶縁膜上に形成された第２の導電膜とから構成
される。つまり、容量手段を構成する第１の導電膜上に
上方に延びる複数の突起部を有する高融点金属シリサイ
ド層が形成されるので、平面上での面積を増やすことな
く容量手段として利用できる面積が増加されるとともに
容量手段の下部電極となる第１の導電膜の厚みを増加す
る必要もない。
第２請求項に係る発明では、少な（とも不純物領域上に
容量手段の下部電極となる第１の導電膜が形成され、そ
の第１の導電膜上に高融点金属層が形成され、第１の導
電膜および高融点金属層に熱処理か加えられて第１の導
電膜上に上方に延びる複数の突起部を有する高融点金属
シリサイド層か形成され、少なくともその高融点金属シ
リサイド層上に容量手段の誘電膜となる第２の絶縁膜が
形成され、その第２の絶縁膜上に容量手段の上部電極と
なる第２の導電膜が形成される。つまり、容量手段の下
部電極となる第１の導電膜およびその上に形成された高
融点金属層が熱処理されて第１の導電膜上に上方に延び
る複数の突起部を有する高融点金属シリサイド層が形成
されるので、平面上での面積を増やすことなく容量手段
として利用できる面積が増加されるとともに容量手段の
下部電極となる第１の導電膜の厚みを増加する必要がな
い。
容量手段の下部電極となる第１の導電膜が形成され、そ
の第１の導電膜上に高融点金属層が形成され、第１の導
電膜および高融点金属層に熱処理か加えられて第１の導
電膜上に上方に延びる複数の突起部を有する高融点金属
シリサイド層か形成され、少なくともその高融点金属シ
リサイド層上に容量手段の誘電膜となる第２の絶縁膜が
形成され、その第２の絶縁膜上に容量手段の上部電極と
なる第２の導電膜が形成される。つまり、容量手段の下
部電極となる第１の導電膜およびその上に形成された高
融点金属層が熱処理されて第１の導電膜上に上方に延び
る複数の突起部を有する高融点金属シリサイド層が形成
されるので、平面上での面積を増やすことなく容量手段
として利用できる面積が増加されるとともに容量手段の
下部電極となる第１の導電膜の厚みを増加する必要がな
い。
［発明の実施例コ
第１図は本発明の一実施例を示したＤＲＡＭのメモリセ
ルの断面図である。第１図を参照して、メモリセルは、
シリコン基板１と、シリコン基板１上に形成された素子
分離のための素子分離酸化膜２と、素子分離酸化膜２に
隣接してシリコン基板１上に形成された不純物拡散層６
と、不純物拡散層６に隣接してシリコン基板１上にゲー
ト酸化膜３を介して形成されたゲート電極４と、ゲート
電極４上およびその側面に形成された絶縁のための絶縁
膜５と、不純物拡散層６に接続され素子分離酸化膜２お
よび絶縁膜５上に形成されたポリシリコン膜７と、ポリ
シリコン膜７上に形成された複数の突起部を有するチタ
ンシリサイド膜８ｂと、チタンシリサイド膜８ｂ上に形
成された窒化シリコン膜９と、窒化シリコン膜９上に形
成されたポリシリコン膜１０とを含む。
ルの断面図である。第１図を参照して、メモリセルは、
シリコン基板１と、シリコン基板１上に形成された素子
分離のための素子分離酸化膜２と、素子分離酸化膜２に
隣接してシリコン基板１上に形成された不純物拡散層６
と、不純物拡散層６に隣接してシリコン基板１上にゲー
ト酸化膜３を介して形成されたゲート電極４と、ゲート
電極４上およびその側面に形成された絶縁のための絶縁
膜５と、不純物拡散層６に接続され素子分離酸化膜２お
よび絶縁膜５上に形成されたポリシリコン膜７と、ポリ
シリコン膜７上に形成された複数の突起部を有するチタ
ンシリサイド膜８ｂと、チタンシリサイド膜８ｂ上に形
成された窒化シリコン膜９と、窒化シリコン膜９上に形
成されたポリシリコン膜１０とを含む。
このように、ポリシリコン膜７上に形成されたチタンシ
リサイド膜８ｂが複数の突起部を有するので、従来の平
面状の下部電極に比べて表面積が増加する。したがって
、ポリンリコン７．チタンシリサイド膜８ｂ、窒化シリ
コン膜９およびポリシリコン膜１０から構成されるキャ
パシタがキャパシタ面積として利用できる面積が増加し
この結果キャパシタ容量を増加させることかできる。ま
た、この構造では、キャパシタの下部電極を構成するポ
リシリコン膜７の厚みが従来と変わらないため、従来の
下部電極の厚みを増した場合に生じる高段差部での下部
電極のパターン形成上の困難性もない。したがって、本
実施例では、ＤＲＡＭの集積化に伴ってメモリセルサイ
ズが縮小化された場合にも下部電極のパターン形成上の
困難性を伴うことな（ＤＲＡＭの安定動作および信頼性
の要求を満たすのに十分なキャパシタ容量を確保するこ
とができる。さらに、数工程の製造プロセスを追加する
のみで、製法上の困難性を解消することができる。
リサイド膜８ｂが複数の突起部を有するので、従来の平
面状の下部電極に比べて表面積が増加する。したがって
、ポリンリコン７．チタンシリサイド膜８ｂ、窒化シリ
コン膜９およびポリシリコン膜１０から構成されるキャ
パシタがキャパシタ面積として利用できる面積が増加し
この結果キャパシタ容量を増加させることかできる。ま
た、この構造では、キャパシタの下部電極を構成するポ
リシリコン膜７の厚みが従来と変わらないため、従来の
下部電極の厚みを増した場合に生じる高段差部での下部
電極のパターン形成上の困難性もない。したがって、本
実施例では、ＤＲＡＭの集積化に伴ってメモリセルサイ
ズが縮小化された場合にも下部電極のパターン形成上の
困難性を伴うことな（ＤＲＡＭの安定動作および信頼性
の要求を満たすのに十分なキャパシタ容量を確保するこ
とができる。さらに、数工程の製造プロセスを追加する
のみで、製法上の困難性を解消することができる。
第２八図ないし第２Ｄ図は、第１図に示したＤＲＡＭの
メモリセルの製造プロセスを説明するための断面構造図
である。第２Ａ図ないし第２Ｄ図を参照して製造プロセ
スについて説明する。まず、第２Ａ図に示すように、シ
リコン基板１上に素子分離酸化膜２．不純物拡散層６．
ゲート酸化膜３゜ゲート電極４および絶縁膜５を形成す
る。このＤＲＡＭのアクセストランジスタおよび素子分
離酸化膜２を形成する方法の詳細は、従来から一般に知
られているので省略する。次に、第２Ｂ図に示すように
、シリコン基板１上の全面にポリシリコン膜７をＣＶＤ
法で形成する。そして、ポリシリコン膜７上にチタン膜
８ａをスパッタ蒸着する。
メモリセルの製造プロセスを説明するための断面構造図
である。第２Ａ図ないし第２Ｄ図を参照して製造プロセ
スについて説明する。まず、第２Ａ図に示すように、シ
リコン基板１上に素子分離酸化膜２．不純物拡散層６．
ゲート酸化膜３゜ゲート電極４および絶縁膜５を形成す
る。このＤＲＡＭのアクセストランジスタおよび素子分
離酸化膜２を形成する方法の詳細は、従来から一般に知
られているので省略する。次に、第２Ｂ図に示すように
、シリコン基板１上の全面にポリシリコン膜７をＣＶＤ
法で形成する。そして、ポリシリコン膜７上にチタン膜
８ａをスパッタ蒸着する。
第２Ｃ図に示すように、窒素雰囲気中で９００°Ｃの熱
処理を行なう。これによりチタンシリサイド膜８ｂが形
成されるが、このチタンシリサイド膜８ｂには凝集現象
か生じており、その表面は複数の突起部か形成された形
状となる。次に、第２Ｄ図に示すようにフォトリソグラ
フィ法およびドライエツチング法を用いてキャパシタ下
部電極が形成される以外の部分を除去する。そして、第
１図に示すようにチタンシリサイド膜８ｂ上に窒化シリ
コン膜９を形成した後、窒化シリコン膜９上にポリシリ
コン膜１０を形成する。そして、フォトリソグラフィ法
およびドライエツチング法を用いてキャパシタ上部電極
となるポリシリコン膜および誘電膜となる窒化シリコン
膜９を最終的に形成する以外の部分を除去する。なお、
本実施例では、キャパシタの誘電膜として窒化シリコン
膜９を用いたが、本発明はこれに限らず、熱酸化膜、酸
化タンタル膜、あるいはこれらの複合膜を用いてもよい
。また、本実施例では、高融点金属としてチタンを用い
たが、本発明はこれに限らず、他の高融点金属やタング
ステン、モリブデン、コバルトなとを用いても同様の効
果が得られる。さらに、本実施例では、スタックドタイ
プのキャパシタを例に挙げて説明したが、本発明はこれ
に限らず、下部電極に相当する部分がシリコン基板であ
ればプレーナ型やトレンチ型のキャパシタでも同様の効
果が得られる。
処理を行なう。これによりチタンシリサイド膜８ｂが形
成されるが、このチタンシリサイド膜８ｂには凝集現象
か生じており、その表面は複数の突起部か形成された形
状となる。次に、第２Ｄ図に示すようにフォトリソグラ
フィ法およびドライエツチング法を用いてキャパシタ下
部電極が形成される以外の部分を除去する。そして、第
１図に示すようにチタンシリサイド膜８ｂ上に窒化シリ
コン膜９を形成した後、窒化シリコン膜９上にポリシリ
コン膜１０を形成する。そして、フォトリソグラフィ法
およびドライエツチング法を用いてキャパシタ上部電極
となるポリシリコン膜および誘電膜となる窒化シリコン
膜９を最終的に形成する以外の部分を除去する。なお、
本実施例では、キャパシタの誘電膜として窒化シリコン
膜９を用いたが、本発明はこれに限らず、熱酸化膜、酸
化タンタル膜、あるいはこれらの複合膜を用いてもよい
。また、本実施例では、高融点金属としてチタンを用い
たが、本発明はこれに限らず、他の高融点金属やタング
ステン、モリブデン、コバルトなとを用いても同様の効
果が得られる。さらに、本実施例では、スタックドタイ
プのキャパシタを例に挙げて説明したが、本発明はこれ
に限らず、下部電極に相当する部分がシリコン基板であ
ればプレーナ型やトレンチ型のキャパシタでも同様の効
果が得られる。
［発明の効果］
第１請求項における発明では、容量手段を構成する第１
の導電膜上に上方に延びる複数の突起部を有する高融点
金属シリサイド層を形成することにより、平面上での面
積を増加することなく容量手段として利用できる面積が
増加されるとともに容量手段の下部電極となる策１の導
電膜の厚みを増す必要がないので、メモリセルサイズが
縮小された場合にも下部電極のパターン形成上の困難性
を伴うことなくキャパシタ容量を確保することのできる
半導体装置を提供し得るに到った。
の導電膜上に上方に延びる複数の突起部を有する高融点
金属シリサイド層を形成することにより、平面上での面
積を増加することなく容量手段として利用できる面積が
増加されるとともに容量手段の下部電極となる策１の導
電膜の厚みを増す必要がないので、メモリセルサイズが
縮小された場合にも下部電極のパターン形成上の困難性
を伴うことなくキャパシタ容量を確保することのできる
半導体装置を提供し得るに到った。
第２請求項における発明では、容量手段の下部電極とな
る第１の導電膜およびその上に形成された高融点金属層
を熱処理して第１の導電膜上に上方に延びる複数の突起
部を有する高融点金属シリサイド層を形成することによ
り、平面上での面積を増加することなく容量手段として
利用できる面積が増加されるとともに容量手段の下部電
極となる第１の導電膜の厚みを増す必要がないので、メ
モリセルサイズが縮小された場合にも下部電極のパター
ン形成上の困難性を伴うことなくキャパシタ容量を確保
することのできる半導体装置の製造方法を提供し得るに
到った。
る第１の導電膜およびその上に形成された高融点金属層
を熱処理して第１の導電膜上に上方に延びる複数の突起
部を有する高融点金属シリサイド層を形成することによ
り、平面上での面積を増加することなく容量手段として
利用できる面積が増加されるとともに容量手段の下部電
極となる第１の導電膜の厚みを増す必要がないので、メ
モリセルサイズが縮小された場合にも下部電極のパター
ン形成上の困難性を伴うことなくキャパシタ容量を確保
することのできる半導体装置の製造方法を提供し得るに
到った。
第１−図は本発明の一実施例を示したＤＲＡＭのメモリ
セルの断面図、第２八図ないし第２Ｄ図は第１図に示し
たＤＲＡＭのメモリセルの製造プロセスを説明するため
の断面構造図、第３図は従来のスタックドタイプのメモ
リセルの断面図、第４図は従来の改良されたスタックド
タイプのメモリセルの断面図である。 図において、１はシリコン基板、２は素子分離酸化膜、
３はゲート酸化膜、４はケート電極、５は絶縁膜、６は
不純物拡散層、７はポリシリコン膜、８ｂはチタンシリ
サイド膜、９は窒化シリコン膜、 １０はポリシリコン膜である。 なお、 図中同一符号は同一、 または相当部分を 示す。
セルの断面図、第２八図ないし第２Ｄ図は第１図に示し
たＤＲＡＭのメモリセルの製造プロセスを説明するため
の断面構造図、第３図は従来のスタックドタイプのメモ
リセルの断面図、第４図は従来の改良されたスタックド
タイプのメモリセルの断面図である。 図において、１はシリコン基板、２は素子分離酸化膜、
３はゲート酸化膜、４はケート電極、５は絶縁膜、６は
不純物拡散層、７はポリシリコン膜、８ｂはチタンシリ
サイド膜、９は窒化シリコン膜、 １０はポリシリコン膜である。 なお、 図中同一符号は同一、 または相当部分を 示す。
Claims (2)
- （１）第１導電型の半導体基板の素子分離領域に隣接し
て形成された第２導電型の不純物領域と、前記半導体基
板の前記不純物領域に隣接する領域上に第１の絶縁膜を
介して形成されたゲート電極と、 少なくとも前記不純物領域上に形成された第１の導電膜
と少なくとも該第１の導電膜上に形成された上方に延び
る複数の突起部を有する高融点金属シリサイド層と該高
融点金属シリサイド層上に形成された第２の絶縁膜と該
第２の絶縁膜上に形成された第２の導電膜とを有する容
量手段とを含む、半導体装置。 - （２）第１導電型の半導体基板の素子分離領域に隣接し
て第２導電型の不純物領域が形成され、前記半導体基板
の前記不純物領域に隣接する領域上に第１の絶縁膜を介
してゲート電極が形成される半導体装置の製造方法であ
って、 少なくとも前記不純物領域上に容量手段の下部電極とな
る第１の導電膜を形成するステップと、前記第１の導電
膜上に高融点金属層を形成するステップと、 前記第１の導電膜および前記高融点金属層に熱処理を加
えて前記第１の導電膜上に上方に延びる複数の突起部を
有する高融点金属シリサイド層を形成するステップと、 少なくとも前記高融点金属シリサイド層上に容量手段の
誘電膜となる第２の絶縁膜を形成するステップと、 前記第２の絶縁膜上に容量手段の上部電極となる第２の
導電膜を形成するステップとを含む、半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026604A JPH03230561A (ja) | 1990-02-06 | 1990-02-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026604A JPH03230561A (ja) | 1990-02-06 | 1990-02-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230561A true JPH03230561A (ja) | 1991-10-14 |
Family
ID=12198116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026604A Pending JPH03230561A (ja) | 1990-02-06 | 1990-02-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230561A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278091A (en) * | 1993-05-04 | 1994-01-11 | Micron Semiconductor, Inc. | Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node |
| US5474950A (en) * | 1992-10-24 | 1995-12-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a capacitor in a semiconductor device |
| JPH08306882A (ja) * | 1995-05-11 | 1996-11-22 | Nec Corp | 半導体装置およびその製造方法 |
| KR100480557B1 (ko) * | 1997-07-23 | 2006-04-21 | 삼성전자주식회사 | 선택적으로증착된금속실리사이드막을구비한반도체장치커패시터의제조방법 |
| KR100546163B1 (ko) * | 1998-09-21 | 2007-12-12 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| JP2008503077A (ja) * | 2004-06-18 | 2008-01-31 | エスティマイクロエレクトロニクス（クロル ２）エスエーエス | 電極を有するキャパシタを備えた集積回路およびキャパシタを製造するための方法 |
-
1990
- 1990-02-06 JP JP2026604A patent/JPH03230561A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5474950A (en) * | 1992-10-24 | 1995-12-12 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a capacitor in a semiconductor device |
| US5278091A (en) * | 1993-05-04 | 1994-01-11 | Micron Semiconductor, Inc. | Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node |
| USRE36786E (en) * | 1993-05-04 | 2000-07-18 | Micron Technology, Inc. | Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node |
| JPH08306882A (ja) * | 1995-05-11 | 1996-11-22 | Nec Corp | 半導体装置およびその製造方法 |
| KR100239009B1 (ko) * | 1995-05-11 | 2000-01-15 | 가네꼬 히사시 | 고집적 커패시터 및 그 제조방법 |
| KR100480557B1 (ko) * | 1997-07-23 | 2006-04-21 | 삼성전자주식회사 | 선택적으로증착된금속실리사이드막을구비한반도체장치커패시터의제조방법 |
| KR100546163B1 (ko) * | 1998-09-21 | 2007-12-12 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| JP2008503077A (ja) * | 2004-06-18 | 2008-01-31 | エスティマイクロエレクトロニクス（クロル ２）エスエーエス | 電極を有するキャパシタを備えた集積回路およびキャパシタを製造するための方法 |
| US8975682B2 (en) | 2004-06-18 | 2015-03-10 | Stmicroelectronics (Crolles 2) Sas | Integrated circuit comprising a capacitor with HSG metal electrodes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5142639A (en) | Semiconductor memory device having a stacked capacitor cell structure | |
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| JPH0430573A (ja) | 半導体記憶装置 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| JPH02312269A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0629483A (ja) | スタック型ｉセルキャパシタおよびその製造方法 | |
| US5501999A (en) | Process for formation of capacitor for DRAM cell | |
| JPH03230561A (ja) | 半導体装置およびその製造方法 | |
| JPH02219264A (ja) | Ｄｒａｍセルおよびその製造方法 | |
| JPH0294561A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH09283719A (ja) | 半導体集積回路装置及び当該装置の製造方法 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JP2715012B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS62193275A (ja) | ３次元１トランジスタ・セル装置およびその製造方法 | |
| JPH01273347A (ja) | 半導体装置 | |
| JP2501647B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH04352359A (ja) | 半導体メモリ装置 | |
| JP3004280B2 (ja) | 半導体メモリセル | |
| JPH05304271A (ja) | トレンチ型メモリセル | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JPH04216666A (ja) | 半導体装置及びその製造方法 | |
| JPH02122560A (ja) | 半導体記憶装置 | |
| JPH03231458A (ja) | 半導体メモリ装置及びその製造方法 |