JPH0423468A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0423468A JPH0423468A JP2129706A JP12970690A JPH0423468A JP H0423468 A JPH0423468 A JP H0423468A JP 2129706 A JP2129706 A JP 2129706A JP 12970690 A JP12970690 A JP 12970690A JP H0423468 A JPH0423468 A JP H0423468A
- Authority
- JP
- Japan
- Prior art keywords
- plate electrode
- layout
- bit line
- electrode
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体メモリ（半導体記憶装置）に関し、こ
とに、スタックト型メモリギヤバッタを備えたＭ’ＯＳ
型グイナミソクメモリに関するものである。
とに、スタックト型メモリギヤバッタを備えたＭ’ＯＳ
型グイナミソクメモリに関するものである。
（ロ）従来の技術
ＬＳＩメモリの高集積化とともに、セル容量を確保゛４
−るために、半導体素子の下地層による表面段差を３次
元的に利用するスタックト型メモリギヤバッタが開発さ
れ、実用化されつつある。
−るために、半導体素子の下地層による表面段差を３次
元的に利用するスタックト型メモリギヤバッタが開発さ
れ、実用化されつつある。
さて、スタックト型メモリキャパシタのレイアウト例（
Ｄ Ａ Ｃセル）を第２図に示すし第２図には、プレー
ト電極は示されていない）。
Ｄ Ａ Ｃセル）を第２図に示すし第２図には、プレー
ト電極は示されていない）。
第２図において、ｌ、２，３．４および５は活性領域、
ワード線であるトランスファーゲート（斜線部分で示す
）、ノード電極用コンタクト、ノート電極およびビット
線コンタクトをそれぞれ決めるレイアラ）・層である。
ワード線であるトランスファーゲート（斜線部分で示す
）、ノード電極用コンタクト、ノート電極およびビット
線コンタクトをそれぞれ決めるレイアラ）・層である。
プレート電極のレイアウト例を第３図に示す。
第３図において、通常、プレート電極（プレート電極レ
イアウトを斜線部分て示す）６は、ビット線コンタクｌ
−５のまわりに、開口した形状となっている。
イアウトを斜線部分て示す）６は、ビット線コンタクｌ
−５のまわりに、開口した形状となっている。
通゛畠のスタックト型メモリキャパシタの製造において
は、素子分離部、トランスファーケ−１・２を形成した
後、ＣＶ ｌ）法により５ｉＯＪＸを堆積し、エノヂバ
ソクをおこないザイトウォールを形成した後、さらにＣ
Ｖ Ｉ）法によりＳｉｆ、模を堆積り−る。
は、素子分離部、トランスファーケ−１・２を形成した
後、ＣＶ ｌ）法により５ｉＯＪＸを堆積し、エノヂバ
ソクをおこないザイトウォールを形成した後、さらにＣ
Ｖ Ｉ）法によりＳｉｆ、模を堆積り−る。
続いて、ノート？１１ｔ極コノタクト３を１１旧」し、
ＣＶＤ法によりｐｏｌｙｓｉ膜を堆積し、ＰＣＬ等の拡
散により電極とし、パターニングしてノード電極４を形
成する。しかる後キャパシタ絶縁膜を形成し、さらにＣ
ＶＤ法によりｐｏｌｙｓｉ膜を堆積し、ＰＣＬ等の拡散
により電極とし、続いてプレート電極６のパターニング
を行っている［第３図参照］。
ＣＶＤ法によりｐｏｌｙｓｉ膜を堆積し、ＰＣＬ等の拡
散により電極とし、パターニングしてノード電極４を形
成する。しかる後キャパシタ絶縁膜を形成し、さらにＣ
ＶＤ法によりｐｏｌｙｓｉ膜を堆積し、ＰＣＬ等の拡散
により電極とし、続いてプレート電極６のパターニング
を行っている［第３図参照］。
（ハ）発明が解決しようとする課題
しかし、」二連したような従来のセルレイアウト（ＤＡ
Ｃセル）においては、第３図でので示す部分でのプレー
ト電極６のパターニングのようにビット線コンタクト５
のまわりに開口した形状になっているから、下地が高段
差を有する。たとえば、ＬＯＧＯ３膜厚が４０００人の
場合、その半分の２０００人、トランファーゲート電極
２の膜厚が３０００人、トランファーゲ−１・上部の５
ｉｆｔ膜の膜厚が３０００人であり、活性領域１とのト
ータル段差は、２０００人」−３０００人＋３０００人
＝ ８０００人と高くなる。そのため、第４図に示すよ
うに、段差部でのプレート電極のエツチング残りを生じ
やすい。すなわち、第４図は活性領域ｌ、トランスファ
ーゲート２、ピッ）−線フンタクｌ−５、プレート電極
（斜線部分で示す）６を示しており、第４図において、
段差部Ｓてプレー）−電極のエツチング残り６ａが活性
領域Ｉに突き出ている。トランスファーゲートの５ｈｏ
ｔザイトウォール８（第４図にお（ジる点線で示す部分
）のため最悪の場合、プレート電極のエツチング残り６
ａが、活性領域ｌに生じる。
Ｃセル）においては、第３図でので示す部分でのプレー
ト電極６のパターニングのようにビット線コンタクト５
のまわりに開口した形状になっているから、下地が高段
差を有する。たとえば、ＬＯＧＯ３膜厚が４０００人の
場合、その半分の２０００人、トランファーゲート電極
２の膜厚が３０００人、トランファーゲ−１・上部の５
ｉｆｔ膜の膜厚が３０００人であり、活性領域１とのト
ータル段差は、２０００人」−３０００人＋３０００人
＝ ８０００人と高くなる。そのため、第４図に示すよ
うに、段差部でのプレート電極のエツチング残りを生じ
やすい。すなわち、第４図は活性領域ｌ、トランスファ
ーゲート２、ピッ）−線フンタクｌ−５、プレート電極
（斜線部分で示す）６を示しており、第４図において、
段差部Ｓてプレー）−電極のエツチング残り６ａが活性
領域Ｉに突き出ている。トランスファーゲートの５ｈｏ
ｔザイトウォール８（第４図にお（ジる点線で示す部分
）のため最悪の場合、プレート電極のエツチング残り６
ａが、活性領域ｌに生じる。
実際には、アライメントずれのため、後工程で行うヒツ
ト線配線時に、ビット線コンタクト５がプレート電極の
エツチング残り部分と接触し、プレート電極とショート
を引き起こし、その結果、歩留まりが低下して信頼性を
著しく損うおそれがある。
ト線配線時に、ビット線コンタクト５がプレート電極の
エツチング残り部分と接触し、プレート電極とショート
を引き起こし、その結果、歩留まりが低下して信頼性を
著しく損うおそれがある。
（ニ）課題を解決するための手段及び作用この発明は、
スタックｌ−型キャパシタを具備したＭＯ３型ダイナミ
ックメモリのメモリセル配置にＤＡＣ（Ｄｉａｇｏｎａ
ｌ Ａｒｒａｙ Ｃｅ１ｌ）方式を採用したメモリセル
因において、プレー１−電極のレイアラ１−を隣接する
記ピッｌ−線コンタクト間の領域に存在しない形状に構
成してなる半導体メモリである。
スタックｌ−型キャパシタを具備したＭＯ３型ダイナミ
ックメモリのメモリセル配置にＤＡＣ（Ｄｉａｇｏｎａ
ｌ Ａｒｒａｙ Ｃｅ１ｌ）方式を採用したメモリセル
因において、プレー１−電極のレイアラ１−を隣接する
記ピッｌ−線コンタクト間の領域に存在しない形状に構
成してなる半導体メモリである。
すなわち、この発明は、ＤＡＣセルにおいて、全面に形
成したプレート電極のビット線コンタクト領域周辺の除
去に際し、ビット線コンタクト領域間のプレート電極を
存在させない形状に加工する（例えばそういっ）こ形状
のマスクでもってプレーＩ−Ｆｌｕ極を除去する）よう
にしたものである。そのノこめ、本発明は、プレート電
極が示されていない第２図において、その全面にプレー
ト電極となる、例えば、ポリシリコンを形成した後、コ
ンタクト領域周辺を除去する時に従来の第３図のように
開孔するのではなく、第１図１のように開孔するという
パターン形状の発明である。これにより従来ビット線コ
ンタクト間で発生していたプレート電極のエツチング残
りを無くずことができ、アライメントのずれが生じても
プレート電極のエツチング残りとピッ１−線コンタクト
との接触を回避でき、ショートを防止できる。
成したプレート電極のビット線コンタクト領域周辺の除
去に際し、ビット線コンタクト領域間のプレート電極を
存在させない形状に加工する（例えばそういっ）こ形状
のマスクでもってプレーＩ−Ｆｌｕ極を除去する）よう
にしたものである。そのノこめ、本発明は、プレート電
極が示されていない第２図において、その全面にプレー
ト電極となる、例えば、ポリシリコンを形成した後、コ
ンタクト領域周辺を除去する時に従来の第３図のように
開孔するのではなく、第１図１のように開孔するという
パターン形状の発明である。これにより従来ビット線コ
ンタクト間で発生していたプレート電極のエツチング残
りを無くずことができ、アライメントのずれが生じても
プレート電極のエツチング残りとピッ１−線コンタクト
との接触を回避でき、ショートを防止できる。
（ホ）実施例
以下図に示す実施例にもとづいてこの発明を詳述する。
なお、これによってこの発明は限定を受（Ｊるものでは
ない。
ない。
第１図はこの発明の一実施例を示し、プレート電極レイ
アウトは斜線部分で示されている。
アウトは斜線部分で示されている。
第１図において、１１は活性領域を決めるレイアウト層
、１２は）・ランスファーゲートを決めるレイアウト層
、１４はノード電極を決めるレイアクｌ−層、１５はビ
ット線コンタクトを決めるレイアウト層、１６はプレー
ト電極を決めるレイアウト層（第１図にお１：Ｉる斜線
部分）である。
、１２は）・ランスファーゲートを決めるレイアウト層
、１４はノード電極を決めるレイアクｌ−層、１５はビ
ット線コンタクトを決めるレイアウト層、１６はプレー
ト電極を決めるレイアウト層（第１図にお１：Ｉる斜線
部分）である。
プレート電極レイアウト１６は、第３図に示す従来例の
レイアウト６のようにプレート電極レイアウト６をビッ
ト線コンタクト５を全周にわたり囲む形状にするのでは
なく、ビット線コンタクト１５．１５間の領域には存在
しない形状を有する。
レイアウト６のようにプレート電極レイアウト６をビッ
ト線コンタクト５を全周にわたり囲む形状にするのでは
なく、ビット線コンタクト１５．１５間の領域には存在
しない形状を有する。
これは、従来では、ビット線コンタクｌ−５，５間の領
域では高段差部でプレート電極６のエツチング残りがア
ライメン）−ずれのために活性領域に突出しているため
に、ビット線コンタクト５がそのエツチング残り部分ど
接触してンヨートに至りていたのを回避するノこめに、
本実施例ては、ビット線：１ンタク１１５，１５間の領
域に、プレート電極のレイアラ１−１６を存在させない
形状、すなわち斜め方向を打ち抜いたレイアラ１−１６
に構成したものである。
域では高段差部でプレート電極６のエツチング残りがア
ライメン）−ずれのために活性領域に突出しているため
に、ビット線コンタクト５がそのエツチング残り部分ど
接触してンヨートに至りていたのを回避するノこめに、
本実施例ては、ビット線：１ンタク１１５，１５間の領
域に、プレート電極のレイアラ１−１６を存在させない
形状、すなわち斜め方向を打ち抜いたレイアラ１−１６
に構成したものである。
そのため、アライメントの４ｖれが生じてもプレート電
極極のエツチング残りとビット線コンタク）・との接触
を回避でき、ショートを防止でき、高歩留まり、高信頼
性を得ることができ、生産性に優れたメモリセルのレイ
アウトを実現できる。
極極のエツチング残りとビット線コンタク）・との接触
を回避でき、ショートを防止でき、高歩留まり、高信頼
性を得ることができ、生産性に優れたメモリセルのレイ
アウトを実現できる。
（へ）発明の効果
以」二のようにこの発明によれば、ＤＡＣセルのプレー
１−７１ｉ極のレイアラ）・を、斜め方向を打ち抜いた
形状に構成し、それによってビット線コンタクト間の領
域にプレート電極を存在しない形状に構成したので、ビ
ット線コンタクト間で発生していたプレート電極のエツ
チング残りを無くずことができ、これによりそのエツチ
ング残りとビット線コンタク１−との接触を回避でき、
その結果、高歩留まり、高信頼性のデバイスを得ること
がてきる高価がある。
１−７１ｉ極のレイアラ）・を、斜め方向を打ち抜いた
形状に構成し、それによってビット線コンタクト間の領
域にプレート電極を存在しない形状に構成したので、ビ
ット線コンタクト間で発生していたプレート電極のエツ
チング残りを無くずことができ、これによりそのエツチ
ング残りとビット線コンタク１−との接触を回避でき、
その結果、高歩留まり、高信頼性のデバイスを得ること
がてきる高価がある。
第１図はこの発明の一実施例を示すプレート電極のレイ
アラｌ−の構成説明図、第２図はＤＡＣ（Ｄｉａｇｏｎ
ａｌΔｒｒａｙ Ｃｅ１ｌ）のレイアウトを示ず構成説
明図、第３図は従来例を示す第１図相当図、第４図は従
来例のプレーｌ−電極におりるエツチング残りを示す構
成説明図である。 ・・活性領域のレイアウト層、 トランスファーゲートのレイアウト層、・・ノード電極
のレイアウト層、 ・ビット線コンタクトのレイアウト層、プレー１−７［
ｉ極のレイアウト層。 ｌ １・・ １２ ・・ ｌ ４・ １５・ Ｉ ６・ ・
アラｌ−の構成説明図、第２図はＤＡＣ（Ｄｉａｇｏｎ
ａｌΔｒｒａｙ Ｃｅ１ｌ）のレイアウトを示ず構成説
明図、第３図は従来例を示す第１図相当図、第４図は従
来例のプレーｌ−電極におりるエツチング残りを示す構
成説明図である。 ・・活性領域のレイアウト層、 トランスファーゲートのレイアウト層、・・ノード電極
のレイアウト層、 ・ビット線コンタクトのレイアウト層、プレー１−７［
ｉ極のレイアウト層。 ｌ １・・ １２ ・・ ｌ ４・ １５・ Ｉ ６・ ・
Claims (1)
- １、スタックト型キャパシタを具備したＭＯＳ型ダイナ
ミックメモリのメモリセル配置にＤＡＣ（Ｄｉａｇｏｎ
ａｌＡｒｒａｙＣｅｌｌ）方式を採用したメモリセル内
において、プレート電極のレイアウトを隣接するビット
線コンタクト間の領域に存在しない形状に構成してなる
半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129706A JP2512598B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ |
| US07/699,348 US5309386A (en) | 1990-05-14 | 1991-05-13 | Semiconductor memory with enhanced capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129706A JP2512598B2 (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423468A true JPH0423468A (ja) | 1992-01-27 |
| JP2512598B2 JP2512598B2 (ja) | 1996-07-03 |
Family
ID=15016191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129706A Expired - Fee Related JP2512598B2 (ja) | 1990-05-14 | 1990-05-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512598B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274357A (ja) * | 1985-05-29 | 1986-12-04 | Toshiba Corp | ダイナミツク型メモリ |
| JPH02137364A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140389A (en) | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
-
1990
- 1990-05-18 JP JP2129706A patent/JP2512598B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274357A (ja) * | 1985-05-29 | 1986-12-04 | Toshiba Corp | ダイナミツク型メモリ |
| JPH02137364A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2512598B2 (ja) | 1996-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6214663B1 (en) | Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers | |
| JP3219850B2 (ja) | 積重ねセル型ダイナミック・ランダム・アクセス・メモリ・アレイを製造する方法 | |
| JP2682509B2 (ja) | 半導体装置の製造方法 | |
| US20110159682A1 (en) | Methods of manufacturing memory devices | |
| JP2003023108A (ja) | 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法 | |
| US6479355B2 (en) | Method for forming landing pad | |
| KR100341159B1 (ko) | 2 개의 에칭 패턴을 이용하는 반도체 메모리 장치의 제조 방법 | |
| JP3355511B2 (ja) | 半導体装置の製造方法 | |
| JP3185747B2 (ja) | 半導体装置及びその製造方法 | |
| US5326998A (en) | Semiconductor memory cell and manufacturing method thereof | |
| KR100277907B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| JP3618532B2 (ja) | 半導体記憶装置 | |
| KR100402217B1 (ko) | 반도체소자제조방법 | |
| JPH0423468A (ja) | 半導体メモリ | |
| JP3203776B2 (ja) | 半導体装置の製造方法 | |
| US5698375A (en) | Process for formation of capacitor electrode for semiconductor device | |
| KR100295656B1 (ko) | 반도체메모리제조방법 | |
| JP3971144B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100381019B1 (ko) | 반도체 메모리 장치의 전하저장전극 형성방법 | |
| KR100454072B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100557644B1 (ko) | 반도체장치의 캐패시터 제조방법_ | |
| KR100230350B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH08204147A (ja) | 半導体装置及びその製造方法 | |
| KR100244305B1 (ko) | 반도체 메모리장치의 제조방법 | |
| JP2913750B2 (ja) | 半導体メモリ集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |