JPH0423509A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH0423509A JPH0423509A JP2126738A JP12673890A JPH0423509A JP H0423509 A JPH0423509 A JP H0423509A JP 2126738 A JP2126738 A JP 2126738A JP 12673890 A JP12673890 A JP 12673890A JP H0423509 A JPH0423509 A JP H0423509A
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- Japan
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- flip
- transistors
- circuit
- flop circuit
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野）
本発明はフリップフロップ回路に関し、特に低電源電圧
で動作可能なフリップフロップ回路に関する。 【従来の技術】 最近、ＬＳＩの高集積化に伴う素子耐圧の減少により、
低電源電圧で動作可能な回路に対する要求が強くなって
きている。こうした背景の中で、低電源電圧（〜３Ｖ）
で動作可能なＥＣＬ形フリフリップフロップ回路案され
ている（特開昭６３−２２０６１５に記載）。以下、本
従来技術の動作を説明する。 第２図（ａ）は従来例の回路図、同図（ｂ）は上記回路
の入力信号の電位関係を示す。本フリップフロップ回路
は２つの電流切り換え回路から構成される。すなわち、
１−ランジスタＱ１０１．．Ｑ１０２からなる第１の電
流切り換え回路と、トランジスタＱ１０５．Ｑ１０６か
らなる第２の電流切り換え回路である。第１の電流切り
換え回路には入力データ信号り、Ｄ’が入力され、第２
の電流切り換え回路にはフリップフロップ回路の出力デ
ータ信号Ｑ、Ｑ’ が入力される。同図でり、Ｄ’、Ｑ
、Ｑ’及びＣＬＫ、ＣＬＫ’はそれぞれ逆極性の関係に
ある信号、すなわち、差動信号を表している。 本技術では、差動のクロック信号ＣＬＫ、ＣＬＫ′によ
り上記第１の電流切り換え回路と第２の電流切り換え回
路を切り換える。従って、タロツク信号ＣＬＫが高電位
で、かつ、ＣＬＫ’ が低電位のときは、トランジスタ
Ｑ１０３が非導通状態となり、第１の電流切り換え回路
が活性化されると同時に、トランジスタＱ１０７が導通
状態となり、第２の電流切り換え回路が非活性化される
。 これにより、入力データ信号り、Ｄ’ に応じて、出力
データ信号Ｑ、Ｑ’ が切り換わる。一方、クロック信
号ＣＬＫが低電位で、かつ、ＣＬＫ’ が高電位のとき
は、トランジスタＱ１０３が導通状態となり、第１の電
流切り換え回路が非活性化されると同時に、１−ランジ
スタＱ１０７が非導通状態となり、第２の電流切り換え
回路が活性化される。これにより、入力データ信号り、
Ｄ″が変化しても、出力データ信号Ｑ、Ｑ’ が切り換
わらなくなり、データが保持される。以上の動作・によ
りフリップフロップ回路の機能がなされている。 以上述べたように、本従来例によれば、シリーズゲート
を使用しないでフリップフロップ回路の機能を実現でき
るので、約３ｖの電源電圧でも動作可能であり、低電源
電圧化に好適なフリップフロップ回路を提供することが
できる。 ［発明が解決しようとする課題］ しかし、第２図の従来技術では、クロック信号ＣＬＫ、
ＣＬＫ’の位相がずれた場合、出力データ信号にノイズ
が生じるという問題があった。すなわち、第２図（ｃ）
に示すように、クロック信号ＣＬＫ、ＣＬＫ’ の位相
がずれた場合、Δｔの期間はＣＬＫ、ＣＬＫ’の双方が
入力データ信号Ｄよりも高電位であるため、トランジス
タＱＩＯ３、Ｑ１０７が同時に導通状態となり、第１及
び第２の電流切り換え回路が同時に非活性化される。 このため、負荷抵抗ＲＩＯＩ、ＲＩＯＩこ電流が流れな
くなり、出力データ信号Ｑ、Ｑ’ にノイズが生じ１次
段の論理ゲートが誤動作を起こすという問題があった。 本発明の目的は、低電源電圧で動作可能であり、かつ、
出力データ信号にノイズが生じないフリップフロップ回
路を提供することにある。 【課題を解決するための手段］ 上記目的は、フリップフロップ回路髪、ベースとコレク
タを直接あるいはエミッタホロワを介して相互に接続し
た１対のトランジスタと、上記１対のトランジスタのそ
れぞれのコレクタに接続した負荷素子と、入力データ信
号とクロック信号に応じて上記１対のトランジスタのエ
ミッタのいずれかに電流を供給する制御回路から構成す
ることで達成てきる。 【作用］ 本発明のフリップフロップ回路は、従来技術と同様にシ
リーズゲートを使用しないで構成される。 しかも、クロック信号として差動信号を必要としない。 従って、クロック信号に位相差が生じることはなく、出
力データ信号にノイズは生じない。 これにより、低電源電圧で動作可能であり、かつ、出力
データ信号にノイズが生じないフリップフロップ回路を
提・供することができる。 ［実施例］ 以下本発明の詳細な説明する。 第１図は本発明の第１の実施例を示したものである。本
実施例の回路は、ベースとコレクタを相互に接続した１
対のトランジスタＱ５．Ｑ７と（同図ではベースとコレ
クタを直接接続しているが、エミッタホロワを介して接
続してもよい）、それぞれのコレクタに接続した負荷抵
抗Ｒ４，Ｒ５、Ｒ６から成るデータ保持回路と、トラン
ジスタＱ５．Ｑ７と電流切り換え回路を構成するように
接続されたＱ３．Ｑ４及びＱ８．Ｑ９から成る制御回路
から構成される。データ保持回路は、りロック信号ＣＬ
Ｋ″が高電位のときに、入力データ信号の情報を保持す
るように働き、制御回路は、入力データ信号り、Ｄ’
とクロック信号ＣＬＫ’に応じてＱ５．Ｑｌのいずれか
に電流を供給するように働く。 今、クロック信号ＣＬＫ’ が低電位（データ読み込み
状態）、入力データ信号りが高電位、Ｄ′が低電位であ
る場合を考える。ここで、各入力信号ＣＬＫ’ 、Ｄ、
Ｄ’ とデータ保持回路内のトランジスタＱ５．Ｑ７の
コレクタノードｃ、ｃ’ の電位関係は同図（ｂ）に示
すように設定するものとする。 ＣＬＫ’ が低電位になると、同図（ｂ）の電位関係よ
り、１−ランジスタＱ３．Ｑ７が導通状態になる。従っ
て、出力データ信号Ｑは高電位に、Ｑ′は低電位に変化
し、データ保持回路内のコレクタノー１りＱ′ は低電
位に、Ｃは高電位に変化する。 これにより、入力データ信号と同じデータが出力される
と同時に、データ保持回路にデータが保持される。 一方、ＣＬＫ″が高電位（データ保持状態）になると、
ＣＬＫ’の高電位がｃ、ｃ’ の電位の中間に設定され
ているため、１〜ランジスタＱ４．、Ｑｌが導通状態と
なり、Ｑは高電位、Ｑ′は低電位が出力される。この出
力状態は、入力データ信号り、Ｄ’ が変化しても、１
−ランジスタＱ４が導通し続けるため変化せず、データ
が保持される。以上の動作により本技術でフリップフロ
ップ回路の機能を実現できることがわかる。 以上述べたように本実施例によれば、シリーズゲートを
使用しないでフリップフロップ回路を実現できるので、
約３ｖの電源電圧で動作可能である。しかも、クロック
信号として差動信号を必要としないので、クロック信号
に位相差が生じることはなく、出力データ信号にノイズ
は生じないようにできる。 第３図は、本発明の第２の実施例を示したもので、第１
図の実施例にセット・リセッ１〜機能を付加したもので
ある。回路構成は、Ｉ−ランジスタＱ１．３．Ｑｌ４を
付加した以外は、第１図の実施例と同じである。 本フリップフロップ回路にデータをセットする場合は、
データセット信号Ｓをデータ保持回路内のコレクタノー
ドＣ″の電位よりも高い電位に駆動する。これにより、
トランジスタＱ５は非導通状態となり、Ｃは高電位に、
Ｑ′は低電位に変化する。従って、出力データ信号Ｑは
高電位に、Ｑ′は低電位となり、データがセットされる
。データをリセットする場合は、データリセット信号Ｒ
をデータ保持回路内のコレクタノードＣよりも高い電位
に駆動する。これにより、１〜ランジスタＱ７は非導通
状態となり、Ｃは低電位に、Ｑ′は高電位に変化する。 従って、出力データ信号Ｑは低電位に、Ｑ′は高電位と
なり、データがリセッ１〜される。 以上述べたように本実施例によれば、低電源電圧動作が
可能なセット・リセット機能付きフリップフロップ回路
を実現できる。 【発明の効果１ 以上述べたように本発明によれば、シリーズゲートを使
用しないでフリップフロップ回路を実現できるので、約
３■の電源電圧で動作可能である。 しかも、クロック信号として差動信号を必要としないの
で、クロック信号に位相差が生じることはなく、出力デ
ータ信号にノイズは生じないようにできる。
で動作可能なフリップフロップ回路に関する。 【従来の技術】 最近、ＬＳＩの高集積化に伴う素子耐圧の減少により、
低電源電圧で動作可能な回路に対する要求が強くなって
きている。こうした背景の中で、低電源電圧（〜３Ｖ）
で動作可能なＥＣＬ形フリフリップフロップ回路案され
ている（特開昭６３−２２０６１５に記載）。以下、本
従来技術の動作を説明する。 第２図（ａ）は従来例の回路図、同図（ｂ）は上記回路
の入力信号の電位関係を示す。本フリップフロップ回路
は２つの電流切り換え回路から構成される。すなわち、
１−ランジスタＱ１０１．．Ｑ１０２からなる第１の電
流切り換え回路と、トランジスタＱ１０５．Ｑ１０６か
らなる第２の電流切り換え回路である。第１の電流切り
換え回路には入力データ信号り、Ｄ’が入力され、第２
の電流切り換え回路にはフリップフロップ回路の出力デ
ータ信号Ｑ、Ｑ’ が入力される。同図でり、Ｄ’、Ｑ
、Ｑ’及びＣＬＫ、ＣＬＫ’はそれぞれ逆極性の関係に
ある信号、すなわち、差動信号を表している。 本技術では、差動のクロック信号ＣＬＫ、ＣＬＫ′によ
り上記第１の電流切り換え回路と第２の電流切り換え回
路を切り換える。従って、タロツク信号ＣＬＫが高電位
で、かつ、ＣＬＫ’ が低電位のときは、トランジスタ
Ｑ１０３が非導通状態となり、第１の電流切り換え回路
が活性化されると同時に、トランジスタＱ１０７が導通
状態となり、第２の電流切り換え回路が非活性化される
。 これにより、入力データ信号り、Ｄ’ に応じて、出力
データ信号Ｑ、Ｑ’ が切り換わる。一方、クロック信
号ＣＬＫが低電位で、かつ、ＣＬＫ’ が高電位のとき
は、トランジスタＱ１０３が導通状態となり、第１の電
流切り換え回路が非活性化されると同時に、１−ランジ
スタＱ１０７が非導通状態となり、第２の電流切り換え
回路が活性化される。これにより、入力データ信号り、
Ｄ″が変化しても、出力データ信号Ｑ、Ｑ’ が切り換
わらなくなり、データが保持される。以上の動作・によ
りフリップフロップ回路の機能がなされている。 以上述べたように、本従来例によれば、シリーズゲート
を使用しないでフリップフロップ回路の機能を実現でき
るので、約３ｖの電源電圧でも動作可能であり、低電源
電圧化に好適なフリップフロップ回路を提供することが
できる。 ［発明が解決しようとする課題］ しかし、第２図の従来技術では、クロック信号ＣＬＫ、
ＣＬＫ’の位相がずれた場合、出力データ信号にノイズ
が生じるという問題があった。すなわち、第２図（ｃ）
に示すように、クロック信号ＣＬＫ、ＣＬＫ’ の位相
がずれた場合、Δｔの期間はＣＬＫ、ＣＬＫ’の双方が
入力データ信号Ｄよりも高電位であるため、トランジス
タＱＩＯ３、Ｑ１０７が同時に導通状態となり、第１及
び第２の電流切り換え回路が同時に非活性化される。 このため、負荷抵抗ＲＩＯＩ、ＲＩＯＩこ電流が流れな
くなり、出力データ信号Ｑ、Ｑ’ にノイズが生じ１次
段の論理ゲートが誤動作を起こすという問題があった。 本発明の目的は、低電源電圧で動作可能であり、かつ、
出力データ信号にノイズが生じないフリップフロップ回
路を提供することにある。 【課題を解決するための手段］ 上記目的は、フリップフロップ回路髪、ベースとコレク
タを直接あるいはエミッタホロワを介して相互に接続し
た１対のトランジスタと、上記１対のトランジスタのそ
れぞれのコレクタに接続した負荷素子と、入力データ信
号とクロック信号に応じて上記１対のトランジスタのエ
ミッタのいずれかに電流を供給する制御回路から構成す
ることで達成てきる。 【作用］ 本発明のフリップフロップ回路は、従来技術と同様にシ
リーズゲートを使用しないで構成される。 しかも、クロック信号として差動信号を必要としない。 従って、クロック信号に位相差が生じることはなく、出
力データ信号にノイズは生じない。 これにより、低電源電圧で動作可能であり、かつ、出力
データ信号にノイズが生じないフリップフロップ回路を
提・供することができる。 ［実施例］ 以下本発明の詳細な説明する。 第１図は本発明の第１の実施例を示したものである。本
実施例の回路は、ベースとコレクタを相互に接続した１
対のトランジスタＱ５．Ｑ７と（同図ではベースとコレ
クタを直接接続しているが、エミッタホロワを介して接
続してもよい）、それぞれのコレクタに接続した負荷抵
抗Ｒ４，Ｒ５、Ｒ６から成るデータ保持回路と、トラン
ジスタＱ５．Ｑ７と電流切り換え回路を構成するように
接続されたＱ３．Ｑ４及びＱ８．Ｑ９から成る制御回路
から構成される。データ保持回路は、りロック信号ＣＬ
Ｋ″が高電位のときに、入力データ信号の情報を保持す
るように働き、制御回路は、入力データ信号り、Ｄ’
とクロック信号ＣＬＫ’に応じてＱ５．Ｑｌのいずれか
に電流を供給するように働く。 今、クロック信号ＣＬＫ’ が低電位（データ読み込み
状態）、入力データ信号りが高電位、Ｄ′が低電位であ
る場合を考える。ここで、各入力信号ＣＬＫ’ 、Ｄ、
Ｄ’ とデータ保持回路内のトランジスタＱ５．Ｑ７の
コレクタノードｃ、ｃ’ の電位関係は同図（ｂ）に示
すように設定するものとする。 ＣＬＫ’ が低電位になると、同図（ｂ）の電位関係よ
り、１−ランジスタＱ３．Ｑ７が導通状態になる。従っ
て、出力データ信号Ｑは高電位に、Ｑ′は低電位に変化
し、データ保持回路内のコレクタノー１りＱ′ は低電
位に、Ｃは高電位に変化する。 これにより、入力データ信号と同じデータが出力される
と同時に、データ保持回路にデータが保持される。 一方、ＣＬＫ″が高電位（データ保持状態）になると、
ＣＬＫ’の高電位がｃ、ｃ’ の電位の中間に設定され
ているため、１〜ランジスタＱ４．、Ｑｌが導通状態と
なり、Ｑは高電位、Ｑ′は低電位が出力される。この出
力状態は、入力データ信号り、Ｄ’ が変化しても、１
−ランジスタＱ４が導通し続けるため変化せず、データ
が保持される。以上の動作により本技術でフリップフロ
ップ回路の機能を実現できることがわかる。 以上述べたように本実施例によれば、シリーズゲートを
使用しないでフリップフロップ回路を実現できるので、
約３ｖの電源電圧で動作可能である。しかも、クロック
信号として差動信号を必要としないので、クロック信号
に位相差が生じることはなく、出力データ信号にノイズ
は生じないようにできる。 第３図は、本発明の第２の実施例を示したもので、第１
図の実施例にセット・リセッ１〜機能を付加したもので
ある。回路構成は、Ｉ−ランジスタＱ１．３．Ｑｌ４を
付加した以外は、第１図の実施例と同じである。 本フリップフロップ回路にデータをセットする場合は、
データセット信号Ｓをデータ保持回路内のコレクタノー
ドＣ″の電位よりも高い電位に駆動する。これにより、
トランジスタＱ５は非導通状態となり、Ｃは高電位に、
Ｑ′は低電位に変化する。従って、出力データ信号Ｑは
高電位に、Ｑ′は低電位となり、データがセットされる
。データをリセットする場合は、データリセット信号Ｒ
をデータ保持回路内のコレクタノードＣよりも高い電位
に駆動する。これにより、１〜ランジスタＱ７は非導通
状態となり、Ｃは低電位に、Ｑ′は高電位に変化する。 従って、出力データ信号Ｑは低電位に、Ｑ′は高電位と
なり、データがリセッ１〜される。 以上述べたように本実施例によれば、低電源電圧動作が
可能なセット・リセット機能付きフリップフロップ回路
を実現できる。 【発明の効果１ 以上述べたように本発明によれば、シリーズゲートを使
用しないでフリップフロップ回路を実現できるので、約
３■の電源電圧で動作可能である。 しかも、クロック信号として差動信号を必要としないの
で、クロック信号に位相差が生じることはなく、出力デ
ータ信号にノイズは生じないようにできる。
第１図は本発明の第１の実施例を示した回路図および信
号の電位関係図、第２図は従来技術を示した回路図およ
び信号の電位関係図、第３図は本発明の第２の実施例を
示した回路図である。 符号の説明 Ｑ１〜Ｑ１４．、Ｑｌ、０１〜Ｑ１１２・・・１−ラン
ジスタ、Ｒ１−Ｒ９，ＲＩＯＩ〜Ｒ１０６・・・抵抗、
Ｄ、Ｄ′・・・入力データ信号、Ｑ、Ｑ’・・・出力デ
ータ信号、ＣＬＫ、ＣＬＫ’・・・クロック信丹
号の電位関係図、第２図は従来技術を示した回路図およ
び信号の電位関係図、第３図は本発明の第２の実施例を
示した回路図である。 符号の説明 Ｑ１〜Ｑ１４．、Ｑｌ、０１〜Ｑ１１２・・・１−ラン
ジスタ、Ｒ１−Ｒ９，ＲＩＯＩ〜Ｒ１０６・・・抵抗、
Ｄ、Ｄ′・・・入力データ信号、Ｑ、Ｑ’・・・出力デ
ータ信号、ＣＬＫ、ＣＬＫ’・・・クロック信丹
Claims (1)
- 【特許請求の範囲】 １、ベースとコレクタを直接あるいはエミッタホロワを
介して相互に接続した１対のトランジスタと、上記１対
のトランジスタのそれぞれのコレクタに接続した負荷素
子と、入力データ信号とクロック信号に応じて上記１対
のトランジスタのエミッタのいずれかに電流を供給する
制御回路から成ることを特徴とするフリップフロップ回
路。 ２、上記１対のトランジスタの一方のエミッタに、エミ
ッタを共通接続した第１、第２のトランジスタと、上記
１対のトランジスタの他方のエミッタに、エミッタを共
通接続した第３、第４のトランジスタと、上記２つのエ
ミッタ共通接続点にそれぞれ接続した２つの電流源で上
記制御回路を構成し、上記第１、第３のトランジスタの
ベースに差動の入力データ信号を、上記第２、第４のト
ランジスタのベースにクロック信号を印加したことを特
徴とする請求項１記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126738A JPH0423509A (ja) | 1990-05-18 | 1990-05-18 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126738A JPH0423509A (ja) | 1990-05-18 | 1990-05-18 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423509A true JPH0423509A (ja) | 1992-01-27 |
Family
ID=14942678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126738A Pending JPH0423509A (ja) | 1990-05-18 | 1990-05-18 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423509A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008113274A (ja) * | 2006-10-31 | 2008-05-15 | Nec Corp | 論理回路 |
-
1990
- 1990-05-18 JP JP2126738A patent/JPH0423509A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008113274A (ja) * | 2006-10-31 | 2008-05-15 | Nec Corp | 論理回路 |
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