JPH04236648A - 直接メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、直接メモリアクセス
制御装置（以下、単にＤＭＡＣという場合がある。）に
関し、特に複数からなる転送チャンネルを持つものに利
用して有効な技術に関するものである。

【０００２】

【従来の技術】多チャンネルのＤＭＡＣとしては、多チ
ャンネルＤＭＡＣを一体として構成して半導体集積回路
装置における実装面積の縮小化を図る方式のものと、１
チャンネルの回路を用意しておいて多チャンネル化に際
しては同じ回路をチャンネル数分だけ搭載させて設計工
数を減らす方式のものとがある。前者の例としては、（
株）日立製作所発行『ＨＤ６８４５０・ＤＭＡＣユーザ
ーズマニュアル』があり、後者の例としては（株）日立
製作所発行『ＨＤ６４１８０Ｓ・ハードウェアマニュア
ル』がある。

【０００３】

【発明が解決しようとする課題】上記のように多チャン
ネルＤＭＡＣを一体構成にすると、チャンネル数の変更
の都度新規再設計を行う必要があり、後者にあってはチ
ャンネル数分だけ面積的にオーバーヘッドが生じてしま
うという問題がある。この発明の目的は、設計工数及び
半導体集積回路での実装面積の低減化を図った直接メモ
リアクセス制御装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなる転送チャンネ
ル数に一対一に対応して転送制御部を設け、上記複数か
らなる転送チャンネルに共通化して転送実行部を設ける
とともに、上記複数からなる転送チャンネルに対応して
入力された転送要求信号により、それに対応した転送制
御部と転送実行部とを接続してデータ転送動作を行わせ
るインターフェイス回路を設ける。

【０００５】

【作用】上記した手段によれば、チャンネル数に応じて
転送制御部を増減させるとともにインターフェイス部を
部分的に手直しすればよいから設計工数及び半導体集積
回路での実装面積の低減化を実現できる。

【０００６】

【実施例】図１には、この発明に係る直接メモリアクセ
ス制御装置の一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
上において形成される。特に制限されないが、上記直接
メモリアクセス制御装置は、マイクロプロセッサ等のよ
うなデータ転送機能を持つ半導体集積回路装置に内蔵さ
れる。

【０００７】この実施例の直接メモリアクセス制御装置
は、転送制御部と転送実行部及びインターフェイス部の
３つのブロックに分けられる。転送制御部は、複数から
なる転送チャンネル数に応じて一対一に対応して設けら
れる。例えば、この実施例のように転送チャンネル数が
４つの場合には、それぞれの転送チャンネル１〜４に応
じて転送制御部１ないし４が設けられる。

【０００８】転送制御部１〜４は、それぞれ制御部とレ
ジスタ部から構成される。レジスタ部は次のような種類
のレジスタから構成される。ソースアドレスレジスタは
、転送元アドレスを指定する。このソースアドレスレジ
スタは、特に制限されないが、１９ビットを持ち、メモ
リ管理ユニットを介さずメモリの場合は５１２Ｋバイト
まで、Ｉ／Ｏの場合は６４Ｋバイトまで直接アクセスす
ることができる。ディスティネーションアドレスレジス
タは、転送先のアドレスを指定する。このレジスタは、
１９ビットを持ち、上記同様にメモリ管理ユニットを介
さずメモリの場合は５１２Ｋバイトまで、Ｉ／Ｏの場合
は６４Ｋバイトまで直接アクセスすることができる。

【０００９】バイトカウントレジスタは、転送バイト数
を指定する。このバイトカウントレジスタは、１６ビッ
トを持ち、最大６４Ｋバイトまで指定することができる
。ｎバイト転送をしたい場合には、このバイトカウント
レジスタを指定して“ｎ”を書き込む。１バイトの転送
が終了すると、制御部からの信号と、転送実行部の演算
回路により−１され、転送終了時には“０”になる。

【００１０】メモリアドレスレジスタは、転送元あるい
は転送先になるメモリアドレスを指定する。このレジス
タは、上記同様に１９ビットを持ち、メモリ管理ユニッ
トを介さずメモリの場合は５１２Ｋバイトのアドレス空
間をアクセスすることができる。Ｉ／Ｏアドレスレジス
タは、転送元あるいは転送先になるＩ／Ｏ（入出力装置
）のアドレスを指定する。このレジスタは、特に制限さ
れないが、１６ビットを持ち、上記同様にメモリ管理ユ
ニットを介さず６４ＫバイトまでのＩ／Ｏを直接アクセ
スすることができる。

【００１１】ステータスレジスタは、対応するチャンネ
ルについてのイネーブルビット、それに対する書き込み
許可ビット、ＤＭＡ割り込み許可ビット等を持つ。例え
ば、ＤＭＡ割り込み許可ビットが“１”のときにイネー
ブルビットに“１”を書き込むと、ＤＭＡ動作が開始さ
れる。ＮＭＩが入力されると、このネーブルビットは、
“０”にリセットされてＤＭＡ動作は停止して制御がマ
イクロプロセッサに移り、この後ＤＭＡ動作を再開する
ためには、再び“１”をセットすることが必要である。

【００１２】以下、転送先についてメモリかＩ／Ｏか、
及びアドレスの増減を指定するモードレジスタや、ウェ
イトステート数の設定１バイト転送後のメモリアドレス
レジスタの変化を指定するコントロールレジスタ等が含
まれる。モードレジスタにより、サイクルスチールモー
ドに指定した場合の動作は、ＤＭＡＣは１バイトの転送
ごとにマイクロプロセッサＭＰＵに制御を移す。マイク
ロプロセッサＭＰＵは、１マシンサイクルの実行を行い
、再びＤＭＡＣに制御を移す。このような繰り返しを転
送終了条件が成立するまで続ける。これに対してバース
トモードの場合には、ＤＭＡ転送が終了するまで（バイ
トカウントレジスタが００Ｈになるまで）、ＤＭＡサイ
クルが続き、その後にマイクロプロセッサＭＰＵが動作
を再開することになる。

【００１３】複数からなるチャンネル、言い換えるなら
ば、上記複数からなる転送制御部１〜４に対して共通に
転送実行部が設けられる。この転送実行部はマイクロプ
ログラム制御方式によりデータ転送のための一連の動作
制御が行われる。それ故、転送実行部には、上記マイク
ロプログラム制御のためのマイクロプログラムμＲＯＭ
（以下、単にμＲＯＭという）を持つものである。バス
駆動部は、転送元及び転送先のアドレス信号を出力する
ためのバス駆動回路からなる。この実施例の転送実行部
におけるμＲＯＭによる一連のデータ転送動作は次のよ
うに行われる。

【００１４】この実施例におけるデータ転送のための大
まかな処理は、特に制限されないが、処理ステップ０な
いし３からなる。処理ステップ０ではソース又はディス
ティネーションアドレスを形成し、処理ステップ１によ
りそれをアドレスバスから出力させる。処理ステップ２
においてソース側アクセスのときにはリードデータをデ
ータバス上に出力させ、ディスティネーション側アクセ
スのときにはライトデータをデータバス上に出力させる
。処理ステップ３ではそのサイクルの終了処理を行う。

【００１５】上記のような転送実行部を４つの転送制御
部１〜４に対して時分割的に使用するため、インターフ
ェイス部が設けられる。インターフェイス部は要求調停
部とスイッチ部から構成される。要求調停部は、転送チ
ャンネル１〜４に対応してそれぞれ入力される転送要求
信号１〜４を受けて、その中から１つを選んでスイッチ
部の制御信号ＣＳを形成する。すなわち、スイッチ部は
各転送制御部１〜４に対応した転送制御信号線と転送実
行部の転送実行部信号線と選択的に接続して、受け付け
られたチャンネルに対応したＤＭＡＣが構成される。転
送制御信号部信号線−スイッチ部−転送実行部信号線の
経路により、転送制御部側の前記のような各種レジスタ
及び制御情報が転送実行部に伝えられ、μＲＯＭの処理
プログラムに従って一連のデータ転送動作が行われる。 このとき、同時に２つ以上の転送要求信号があった場合
には予め決められた優先順位に従って１つの転送チャン
ネルが選ばれ、他の転送要求信号は待ち状態に置かれる
。

【００１６】多チャンネルからなるＤＭＡＣにおいても
、同時には１つのチャンネルしかデータ転送を行わない
。このことを利用して上記４つの転送チャンネルを持つ
場合でも、転送実行部は共通化して１つだけ設けて、イ
ンターフェイス部により４つの転送チャンネルに対応し
た転送制御部１〜４を時分割的に共通化した転送実行部
と接続して上記のようなデータ転送を行わせるものであ
る。

【００１７】この構成では、必要な転送チャンネル数に
合わせて転送制御部を追加すればよいから、半導体集積
回路上にＤＭＡＣを実装面積的に効率よく形成すること
ができる。そして、必要な転送チャンネル数に合わせイ
ンターフェイス部にスイッチ経路と調停用論理の手直し
だけを行うものであるから設計工数も大幅に低減できる
。例えば、チャンネル数に合わせて複数種類の要求調停
部及びスイッチ部を用意しておけば、必要な転送チャン
ネル数に合わせて転送制御部の数とそれに対応したイン
ターフェイスを選んで組み合わせるだけで種々のＤＭＡ
Ｃを構成することができるものとなる。

【００１８】図２には、この発明に係る直接メモリアク
セス制御装置の他の一実施例のブロック図が示されてい
る。この実施例の直接メモリアクセス制御装置は、６チ
ャネルからなる転送チャンネルを持つようにされる。転
送制御部が６つの転送チャンネル数に応じて転送制御部
１ないし６のように６個から構成される。すななわ、図
１の実施例のＤＭＡＣに比べて転送制御部５と６の２個
が追加される。転送実行部は、前記同様に１個だけ共通
に図１と同じものが設けられる。そして、インターフェ
イス部においては、転送要求信号が１〜６となるからそ
れに対応した要求調整部の論理が変更されるとともに、
スイッチ部では転送制御部５と６の転送制御部信号線に
接続される接点が増加させられる。このように、前記４
チャンネルのＤＭＡＣと同図の６チャンネルのＤＭＡＣ
は、極く一部の回路の実質的な変更のみで構成できるも
のとなる。

【００１９】第３図には、この発明に係るＤＭＡＣが搭
載されるマイクロプロセッサの一実施例のブロック図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術より、単結晶シリコンのような１個
の半導体基板上において形成される。この実施例ではマ
イクロプロセッサＭＰＵを中心として内部のデータバス
及びアドレスバスを通してＲＡＭ（ランダム・アクセス
・メモリ）やＲＯＭ（リード・オンリー・メモリ）のよ
うな記憶回路や、直接メモリアクセス制御回路ＤＭＡＣ
、出力ポートＰＯＴ、タイマー回路ＴＭ、シリアル・コ
ミュニケーション・インターフェイスＳＣＩ等を代表と
する各種の周辺回路を必要に応じて搭載可能にするもの
である。すなわち、マイクロプロセッサＭＰＵを含めて
各回路ブロックは、複数種類のものが標準化されて用意
されており、その組み合わせによりユーザーの仕様に応
じた機能を持つ多種類のマイクロプロセッサ（データ処
理装置）が構成できようにするものである。この場合、
ＤＭＡＣにおいては、前記のようなチャネル数に応じた
数からなる転送制御部と、共通化された転送実行部及び
インターフェイス部とから構成されるものであるため、
前記のように半導体基板上における実装面積を効率く形
成できる。したがって、多機能化に伴う多種類の周辺回
路の実装を容易にすることができるものとなる。

【００２０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）　　複数からなる転送チャンネル数に一対一に対
応して転送制御部を設け、上記複数からなる転送チャン
ネルに共通化して転送実行部を設けるとともに、インタ
ーフェイス回路を設けて上記複数からなる転送チャンネ
ルに対応して入力された転送要求信号によりそれに対応
した転送制御部と転送実行部とを接続してデータ転送動
作を行わせる。この構成では、チャンネル数に応じて転
送制御部を増減させるとともにインターフェイス部を部
分的に手直しすればよいから設計工数の低減化及び半導
体集積回路での実装面積の低減化を実現できるという効
果が得られる。 （２）　　上記直接メモリアクセス制御装置をマイクロ
プロセッサを含む１チップのデータ処理装置に搭載され
るものとして用いることにより、データ処理装置の多機
能化が容易に行えるという効果が得られる。

【００２１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
データ転送動作に必要なレジスタは、転送方式や転送動
作の種類に応じて必要なものを設ければよい。転送実行
部において、データ転送動作はμＲＯＭを用いるもの他
、ハードロジックやＰＬＡ等を用いるものであってもよ
い。ＤＭＡＣはマイクロプロセッサや各種ディスクメモ
リ制御装置に搭載されるもの他、１つの独立した半導体
集積回路装置により構成されるものであってもよい。 この発明は、多チャンネルからなる直接メモリアクセス
制御装置として広く利用できるものである。

【００２２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数からなる転送チャンネ
ル数に一対一に対応して転送制御部を設け、上記複数か
らなる転送チャンネルに共通化して転送実行部を設ける
とともに、インターフェイス回路を設けて上記複数から
なる転送チャンネルに対応して入力された転送要求信号
によりそれに対応した転送制御部と転送実行部とを接続
してデータ転送動作を行わせることにより、チャンネル
数に応じて転送制御部を増減させるとともにインターフ
ェイス部を部分的に手直しすればよいから設計工数の低
減化及び半導体集積回路での実装面積の低減化を実現で
きる。

【図面の簡単な説明】

【図１】この発明に係る直接メモリアクセス制御装置の
一実施例を示すブロック図である。

【図２】この発明に係る直接メモリアクセス制御装置の
他の一実施例を示すブロック図である。

【図３】この発明に係る直接メモリアクセス制御装置が
搭載されるマイクロプロセッサの一実施例を示すブロッ
ク図である。

【符号の説明】

μＲＯＭ…マイクロプログラムＲＯＭ、ＭＰＵ…マイク
ロプロセッサ、ＲＡＭ…ランダム・アクセス・メモリ、
ＲＯＭ…リード・オンリー・メモリ、ＤＭＡＣ…直接メ
モリアクセス制御回路、ＰＯＴ…出力ポート、ＴＭ…タ
イマー回路、ＳＣＩ…シリアル・コミュニケーション・
インターフェイス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　複数からなる転送チャンネル数に一対
   一に対応して設けられた転送制御部と、上記複数からな
   る転送チャンネルに共通化して設けられる転送実行部と
   、上記複数からなる転送チャンネルに対応して入力され
   た転送要求信号を受けて、選ばれた転送要求信号に対応
   した転送制御部と転送実行部とを時分割的に接続してデ
   ータ転送動作を行わせるインターフェイス回路とを備え
   てなることを特徴とする直接メモリアクセス制御装置。
2. 【請求項２】　　上記転送制御部は制御部とレジスタ部
   を含み、転送実行部はマイクロプログラムＲＯＭ、演算
   回路及びバス駆動部を含み、インターフェイス回路は複
   数の転送要求信号の中から１つの要求信号を受け付ける
   要求調整部とその出力信号により転送制御部と転送実行
   部とを接続するスイッチ部とを含むものであることを特
   徴とする請求項１の直接メモリアクセス制御装置。
3. 【請求項３】　　上記直接メモリアクセス制御装置は、
   マイクロプロセッサを含む１チップのデータ処理装置に
   搭載されるものであることを特徴とする請求項１又は請
   求項２の直接メモリアクセス制御装置。