JPS609873Y2 - ワン・チツプ直接メモリ・アクセス制御装置をそなえたデ−タ処理装置 - Google Patents

Description

【考案の詳細な説明】 本考案はワン・チップ直接メモリ・アクセス制御装置を
そなえたデータ処理装置、特にチャネルがメモリを直接
アクセスする直接メモリ・アクセス制御を行うに当って
該制御を管理するワン・チップ直接メモリ・アクセス制
御装置を用意すると共に該チップの外部ピンの使用個数
を減少し、かつ上記チャネルを形成する複数の入出力ポ
ート部を共通の構成をとり得るようにしたデータ処理装
置に関するものである。

一般にマイクロ・コンピュータにおいては、ＣＰＵチッ
プのみで使用されることは少なく、周辺用チップと組合
わせて使用するようにされる。

このため、通常データ・バス線に対して、ＣＰＵチップ
を中心にメモリチップや複数の入出力ポート・チップな
どを接続せしめるようにされる。

上記の如きシステムにおいて、チャネルがメモリを直接
アクセスするいわゆる直接メモリ・アクセス制御（以下
簡単のためＤＭＡ制御と略す）を行うようにされるが、
本考案の場合各人出力ポート・チップを同一構成にする
ことから各入出力ポート部に共通にＤＭＡ制御装置チッ
プをもうけ、該ＤＭＡ制御装置によって上記ＤＭＡ制御
を管理するようにされる。

しかし、この場合ＤＭＡ制御装置が複数の入出力ポート
部からのＤＭＡ要求信号を把握しまた該要求信号にもと
ず（ＤＭＡ動作許可信号などを授受することになるが、
そのようにするとＤＭＡ制御装置チップにおける外部ピ
ンの使用本数が大となる。

本考案は、上記の点を解決することを目的としており、
ＤＭＡ制御装置チップ上にｍ進カウンタを用意して該カ
ウンタの内容により、上記各入出力ポート部からのＤＭ
Ａ要求信号を選択的に取込む手段をとり、使用ピン数を
減少せしめるようにすることを目的としている。

そしてそのため、本考案のワン・チップ直接メモリ・ア
クセス制御装置をそなえたデータ処理装置はデータ・バ
ス線に少なくとも中央処理装置部とメモリと同−構成を
もつ複数のワン・チップ入出力ポート部とが接続され、
上記入出力ポート部が上記メモリを直接アクセスできる
データ処理装置において、該直接メモリ・アクセス制御
を管理するワン・チップ直接メモリ・アクセス制御装置
をもうけると共に、該制御装置にｍ進カウンタ該カウン
タの動作モードを指示するワードカウントレジスタおよ
び該カウンタの歩進を制御する直接メモリ・アクセス指
示記憶部をもうけ、更に上記ｍ進カウンタ内容が外部ピ
ンに出力された出力を用いて上記複数の入出力ポート部
からの直接メモリ・アクセス制御要求を走査せしめる選
択手段をもうけ、該選択手段が上記各入出力ポート部か
らの直接メモリ・アクセス制御要求信号を選択して上記
制御装置に当該要求を発生せしめ、上記制御装置は当該
要求による直接メモリ・アクセス制御サービス実行中上
記指示記憶部をセットして上記ｍ進カウンタの歩進を停
止するようにし、さらに上記のワードカウントレジスタ
の動作指示ビットの様態によっては上記の応答信号を返
送し、実際の直接メモリアクセス動作が終了したのち上
記のｍ進カウンタの歩進を再開させるか（インタレース
モード）か、あるいはそのまま停止しつづけて当該入出
力ポート部の直接メモリアクセス制御を専有（バースト
モード）するようにしたことを、特徴としている。

以下図面を参照しつつ説明する。

第１図は本考案のデータ処理装置の一実施例構成、第２
図は直接メモリ・アクセス制御装置の構成を概念的に表
わした一実施例、第３図は第２図に示すワード・カウン
ト・レジスタＷＣＲのビット構成を説明する説明図を示
す。

第１図において、１は中央処理装置部（ｃｐｕチップ）
、２はメモリ（メモリ・チップ）、３ないし１０は夫々
入出力ポート部（入出力ポート・チップ）、１１は直接
メモリ・アクセス制御装置（ＤＭＡ制御装置チップ）、
１２はバス切換回路、１３はデータ・バス線、１４はメ
モリ・バス線、１５はマルチプレクサで各入出力ポート
部からのＤＭＡ要求信号をサブチャネル・カウンタ（第
２図参照）の内容ｓｃｍ、 １により選択的に抽出す
るもの、１６はデコーダで上記サブチャネル・カウンタ
の内１ｃ０，１を解読してＤＭＡ動作許可信号を対応す
る入出力ポート部に分配するものを夫々表わしている。

各入出力ポート部３ないし１０は夫々図示しない入出力
デバイスに接続されており、該入出力デバイスとメモリ
２との間のデータ転送制御を行う。

各入出力ポートは同一構成をもち、例えば８ビット単位
のデータ転送を行うようにされ、＃０入出力ポート３は
＃Ｏチャンネルを構成上、＃１人出力ポート４は＃１チ
ャネルを構成し、＃２人出力ポート５は＃２チャネルを
構成し、＃加および＃Ｊ入出カポートロ、７は一緒にな
って１６ビツトのデータ幅をもつ＃３チャネルを構成し
、＃４４人出力ボ一部８は＃４チャネルを構成し、＃５
ｕおよび＃り入出力ポート９，１０は一緒になって１６
ビツトのデータ幅をもつ＃５チャネルを構成している。

モして＃０チャネルないし＃３チャネルはＤＭＡ制御装
置１１の管理のもとてメモリ２を直接アクセスし得るよ
うにされる。

なお、バス切換回路１２は、データ・バス線１３の上位
バイト線Ｕおよび下位バイト線１とメモリ・バス線１４
の上位バイト線Ｕおよび下位バイト線りとの対応を切換
えるようにする機能をそなえている。

ＤＭＡ制御装置１１は第２図に概念的に示す如く、メモ
リ・アドレス・レジスタ（ＭＡＲ） １７、ワード・カ
ウント・レジスタ（ＷＣＲ） １８、サブチャネル・
カウンタ（ＳＣ）１９およびＤＭＡ制御回路２０をそな
えている。

そしてメモリ・アドレス・レジスタ１７はＤＭＡ制御時
のメモリに対するアドレス情報を格納するレジスタで、
例えば１６ビツトからなり６５に番地まで指定可能で、
第１図図示のデータ・バス線１３を介してメモリ２の１
語（２バイト分）を指定できる。

ワード・カウント・レジスタ１８は本考案にいう直接メ
モリアクセス指示記憶部に当るものでチャネルＧＨＱな
いしＣＨ３に夫々ｌ対１にもうけられ、ＤＭＡ制御時の
転送ワードまたはバイト数の指定を行なうレジスタで、
例えば１６ビツトからなり、上位４ビツトはワード／バ
イト転送指定などの制御指令のために用い、残り１２ビ
ツトでワードまたはバイト数を指定する。

即ち、ワード・カウント・レジスタ１８の図示モード指
定部のうち、ジ−１／９４１部部はＤＭＡ制御時におけ
るメモリ２に対する転送方向の指定を行う。

サブチャネル・カウンタ動作指示部は図示すブチャネル
・カウンタ１９の歩進を管理するものでチャネルＣＨＯ
ないしＣＨ３に対応する各ワード・カウント・レジスタ
１８における当該動作指示部の内容がすべて論理０ヨで
あれば図示すブチャネル・カウンタ１９は歩進を継続す
る。

そしていずれか１つのチャネルに対応する例えばチャネ
ルＣＨ１に対応するワード・カウント・レジスタ１８の
上記動作指示部の内容が論理ｒＩＪにあるとサブチャネ
ル・カウンタ１９の内容は１０１Ｊの状態で歩進を停止
しているようにされる。

ワード／バイト部はワード転送かバイト転送かを指定す
るもので第１図チャネルＣＨ３の如くワード転送を行う
チャネルとチャネル口ないし２の如くバイト転送を行う
チャネルとが存在することから、その指定を行う。

ＡＤＲ１５部はバイト転送時に図示メモリ・アドレス・
レジスタ１７の内容で指定される１語のうちの上位バイ
トか下位バイトかのいずれかを指定するもので、バイト
転送によるＤＭＡ制御が行われる場合メモリ・アドレス
・レジスタ１７の最下位に附加される形で第１図図示の
メモリ２およびバス切換回路１２に信号線を介して伝送
される。

モしてｌバイト転送毎に該ビットＡＤＲｌ ５部の内容
をプラス１し行くがそして桁上りが生じたときには桁上
り分はメモリ・アドレス・レジスタ１７の最下位ビット
に加算されることは言うまでもない。

ワード／バイト数指定部の計１２ビット分はワード転送
時におけるワード数またはバイト転送時におけるバイト
数を指定するもので最大駅ワードまたはボバイトまで一
度に指定できる。

そして１７−ドあるいは１バイトの転送が行われるたび
に該数指定部の内容はマイナス１され、該内容がオール
零となったとき当該ＤＭＡ制御による転送が終了したこ
とを表わす。

サブチャネル・カウンタ１９は、図示の場合ＤＭＡ制御
装置１１により管理されるチャネルがＧＨＱないしＣＨ
３の４個であることから、２進カウンタで構成され、該
カウンタ１９は自走して行きビットｓｃｇおよびｓｃ
１が’ ００．、 ’ ０１ Ｊ。

’１０ヨ、 ’１１ヨ、’ｏｏＪ・・・・・・となるよ
うに歩進して行く。

そして、例えば１００ヨを示すときその内容はマルチプ
レクサ１５およびデコーダ１６に供給される。

マルチプレクサ１５においてはチャンネルＧＨＱからの
ＤＭＡ要求信号ＤＲＱＱが立っていればＤＭＡ制御装置
１１に該要求信号が供給され、サブチャネル・カウンタ
１９の内容は１００Ｊの状態で停止される。

そしてＤＭＡ動作許可信号ＤＯＰがデコーダ１６に供給
されるとき、デコーダ１６はチャネルＧＨＱを選択し、
チャネルＧＨＱに対して該許可信号ＤＯＰＱとして供給
する。

これによりチャネルＧＨＱがＤＭＡ制御装置１１の制御
のもとてＤＭＡサービスに入る。

そのチャネルＧＨＱのＤＭＡサービスが終ると、チャネ
ルＧＨＱのワード・カウント・レジスタＷＣＲＱのサブ
チャネル・カウンタ動作指示部の内容がすべて論理ｒ″
ＯＪをセットしている場合、サブチャネル・カウンタ１
９の内容は１０１ヨ。

ｒ″１０Ｊ、 ’１１Ｊ’００Ｊ・・・・・・と歩進を
再開する（インクレースモード）。

勿論サブチャネル・カウンタ１９の内容が更新されてチ
ャネルＧＨＱないしＣＨ３を走査して行く間に、いずれ
か１つのチャネルＤＭＡ要求信号が発生していれば該要
求は上記カウンタ１９の内容にしたがってマルチプレク
サ１５を介してＤＭＡ制御装置１１に供給される。

一方、サブチャネルカウンタ動作指示部の内容が４つの
うちどれか１つ以上論理ｒＩＪにセットされたサブチャ
ネルがある場合、サブチャネルカウンタが最初に到達し
た論理ｒＩＪのサブチャネルにカウンタが固定され、そ
のサブチャネルを専有してＤＭＡサービスをする（バー
ストモード）。

該バーストモードを解除する場合は上記のサブチャネル
カウンタ動作指示部の内容をすべて論理１０ヨにしなけ
ればならない。

上記の如（ＤＭＡ制御装置１１が複数のチャネルＧＨＱ
ないしＣＨ３に制御をゆだねる場合、一般には、ＤＭＡ
制御装置１１は各チャネルに対応して少なくともＤＲＱ
信号用のピンとＤＯＰ信号用のピンとを必要とする。

これに対し、本考案の場合、一般にｍ進すブチャネル・
カウンタの内容を外部に取出すためにｌｏｇ２ｍ個のピ
ンと、各チャネルに共通にＤＲＱ信号用ならびにＤＯＰ
信号用のピンとをもうけるだけで足りる。

即ちＤＭＡ制御装置１１をワン・チップで構成する場合
、外部ピンの本数に制限があり、如何に該ピンの数を減
少させるかが重大な問題となるが、本考案の場合その本
数を大幅に減少できる。

【図面の簡単な説明】

第１図は本考案のデータ処理装置の一実施例構成、第２
図は直接メモリ・アクセス制御装置の構成を概念的に表
わした一実施例、第３図は第２図に示すワード・カウン
ト・レジスタＷＣＲのビット構成を説明する説明図を示
す。 図中、１は中央処理装置部、２はメモリ、３ないし１０
は入出力ポート部、１１は直接メモリ・アクセス制御装
置、１２はバス切換回路、１３はデータ・バス線、１５
はマルチプレクサ、１６はデコーダ、１８はワード・カ
ウント・レジスタ、１９はサブチャネル・カウンタ、Ｄ
ＲＱはＤＭＡ要求信号、ＤＯＰはＤＭＡ動作許可信号を
表わす。

Claims (1)

【実用新案登録請求の範囲】
1. データ・バス線に少なくとも中央処理装置部とメモリと
   同−構成をもつ複数のワン・チップ入出力ポート部とが
   接続され、上記入出力ポート部が上記メモリを直接アク
   セスできるデータ処理装置において、該直接メモリ・ア
   クセス制御を管理するワン・チップ直接メモリ・アクセ
   ス制御装置をもうけると共に、該制御装置にｍ進カウン
   タ、該カウンタの動作モードを指示するワードカウント
   レジスタおよび該カウンタの歩進を制御する直接メモリ
   ・アクセス指示記憶部をもうけ、更に上記ｍ進カウンタ
   内容が外部ピンに出力された出力を用いて上記複数の入
   出力ポート部からの直接メモリ・アクセス制御要求を走
   査せしめる選択手段をもうけ、該選択手段が上記各入出
   力ポート部からの直接メモリ・アクセス制御要求信号を
   選択して上記制御装置に当該要求を発生せしめ、上記制
   御装置は当該要求による直接メモリ・アクセス制御サー
   ビス実行中上記指示記憶部をセットして上記ｍ進カウン
   タの歩進を停止するようにし、かつ上記制御装置からの
   直接メモリアクセス制御応答信号を上記カウンタの内容
   にもとすき選択的に当該入出力ポートに返送し、さらに
   上記のワードカウントレジスタの動作指示ビットの様態
   にあっては上記の応答信号を返送し、実際の直接メモリ
   アクセス動作が終了したのちに上記のｍ進カウンタの歩
   進を再開させるか、あるいはそのまま停止しつづけて当
   該入出力ポート部の直接メモリアクセス制御を専有する
   ようにしたことを、特徴とするワン・チップ直接メモリ
   ・アクセス制御装置をそなえたデータ処理装置。