JPH04237208A - 単安定マルチバイブレータ回路 - Google Patents
単安定マルチバイブレータ回路Info
- Publication number
- JPH04237208A JPH04237208A JP9119126A JP1912691A JPH04237208A JP H04237208 A JPH04237208 A JP H04237208A JP 9119126 A JP9119126 A JP 9119126A JP 1912691 A JP1912691 A JP 1912691A JP H04237208 A JPH04237208 A JP H04237208A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- type flip
- output
- stage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、出力にスパイクノイ
ズを発生させないようにしたクロックコントロール方式
の単安定マルチバイブレータ回路に関する。
ズを発生させないようにしたクロックコントロール方式
の単安定マルチバイブレータ回路に関する。
【０００２】
【従来の技術】従来、クロックコントロール方式の単安
定マルチバイブレータ回路には種々の構成のものが知ら
れているが、図３にその構成例のブロック構成図を示す
。図において、１０１ は入力端子１０４ からの入力
信号ＩＮをＤ端子に入力した前段のＤタイプフリップフ
ロップで、１０２ は前段のＤタイプフリップフロップ
１０１ のＱ出力１０７ をＤ端子に入力した後段のＤ
タイプフリップフロップである。１０３ はＮＡＮＤ回
路で、前段のＤタイプフリップフロップ１０１ のＱ出
力１０７ と後段のＤタイプフリップフロップ１０２
の ／Ｑ出力１０８ を入力とし、その出力１０９ を
回路の出力信号ＯＵＴとするものである。なお１０５は
クロック信号入力端子で、クロック信号ＣＫは各Ｄタイ
プフリップフロップ１０１， １０２のクロック端子に
入力され、また１０６ はリセット信号入力端子で、リ
セット信号Ｒは各Ｄタイプフリップフロップ１０１，
１０２のリセット端子に入力されている。
定マルチバイブレータ回路には種々の構成のものが知ら
れているが、図３にその構成例のブロック構成図を示す
。図において、１０１ は入力端子１０４ からの入力
信号ＩＮをＤ端子に入力した前段のＤタイプフリップフ
ロップで、１０２ は前段のＤタイプフリップフロップ
１０１ のＱ出力１０７ をＤ端子に入力した後段のＤ
タイプフリップフロップである。１０３ はＮＡＮＤ回
路で、前段のＤタイプフリップフロップ１０１ のＱ出
力１０７ と後段のＤタイプフリップフロップ１０２
の ／Ｑ出力１０８ を入力とし、その出力１０９ を
回路の出力信号ＯＵＴとするものである。なお１０５は
クロック信号入力端子で、クロック信号ＣＫは各Ｄタイ
プフリップフロップ１０１， １０２のクロック端子に
入力され、また１０６ はリセット信号入力端子で、リ
セット信号Ｒは各Ｄタイプフリップフロップ１０１，
１０２のリセット端子に入力されている。
【０００３】次にこのような構成の単安定マルチバイブ
レータ回路の動作を、図４に示すタイミングチャートに
基づいて説明する。まず時刻ｔ１１でＤタイプフリップ
フロップ１０１， １０２のリセット信号ＲがＨレベル
になりリセットが解除される。次に時刻ｔ１２において
回路の入力信号ＩＮがＨレベルとなり、前段のＤタイプ
フリップフロップ１０１ のＱ出力１０７ が、時刻ｔ
１２の直後のクロック信号ＣＫの立ち上がり（時刻ｔ１
３）でＬレベルからＨレベルへと変化する。このＱ出力
１０７ は、後段のＤタイプフリップフロップ１０２
のＤ端子への入力であるから、後段のＤタイプフリップ
フロップ１０２ の ／Ｑ出力１０８ は、前段のＤタ
イプフリップフロップ１０１ のＱ出力１０７ より１
クロック遅れた（時刻ｔ１４）該Ｑ出力１０７ の反転
信号となる。
レータ回路の動作を、図４に示すタイミングチャートに
基づいて説明する。まず時刻ｔ１１でＤタイプフリップ
フロップ１０１， １０２のリセット信号ＲがＨレベル
になりリセットが解除される。次に時刻ｔ１２において
回路の入力信号ＩＮがＨレベルとなり、前段のＤタイプ
フリップフロップ１０１ のＱ出力１０７ が、時刻ｔ
１２の直後のクロック信号ＣＫの立ち上がり（時刻ｔ１
３）でＬレベルからＨレベルへと変化する。このＱ出力
１０７ は、後段のＤタイプフリップフロップ１０２
のＤ端子への入力であるから、後段のＤタイプフリップ
フロップ１０２ の ／Ｑ出力１０８ は、前段のＤタ
イプフリップフロップ１０１ のＱ出力１０７ より１
クロック遅れた（時刻ｔ１４）該Ｑ出力１０７ の反転
信号となる。
【０００４】一方、回路の出力信号ＯＵＴはＱ信号１０
７ と ／Ｑ信号１０８ とのＮＡＮＤ出力であるから
、時刻ｔ１３から時刻ｔ１４の間のクロック信号ＣＫの
一サイクル期間は、Ｑ信号１０７ ， ／Ｑ信号１０８
ともＨレベルのため、出力信号ＯＵＴはＬレベルとな
り、クロック１サイクル分のパルスを発生することが可
能となる。またリセット信号Ｒで回路を初期化すること
により、何度もクロック１サイクル分のパルスを発生す
ることが可能である。
７ と ／Ｑ信号１０８ とのＮＡＮＤ出力であるから
、時刻ｔ１３から時刻ｔ１４の間のクロック信号ＣＫの
一サイクル期間は、Ｑ信号１０７ ， ／Ｑ信号１０８
ともＨレベルのため、出力信号ＯＵＴはＬレベルとな
り、クロック１サイクル分のパルスを発生することが可
能となる。またリセット信号Ｒで回路を初期化すること
により、何度もクロック１サイクル分のパルスを発生す
ることが可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の単安定マルチバイブレータ回路においては、時刻ｔ
１５においてリセット信号Ｒで回路を初期化する際に、
前段のＤタイプフリップフロップ１０１ のＱ出力１０
７がＨレベルからＬレベルに変化する時刻ｔ１７と、後
段のＤタイプフリップフロップ１０２ の ／Ｑ出力１
０８ がＬレベルからＨレベルに変化する時刻ｔ１６は
、前記Ｑ出力１０７ と ／Ｑ出力１０８ の遅延時間
差により、一致せず差が生じ、そのため時刻ｔ１６と時
刻ｔ１７の間において図示のようにスパイクノイズＳを
出力信号ＯＵＴに発生するという問題点があった。
来の単安定マルチバイブレータ回路においては、時刻ｔ
１５においてリセット信号Ｒで回路を初期化する際に、
前段のＤタイプフリップフロップ１０１ のＱ出力１０
７がＨレベルからＬレベルに変化する時刻ｔ１７と、後
段のＤタイプフリップフロップ１０２ の ／Ｑ出力１
０８ がＬレベルからＨレベルに変化する時刻ｔ１６は
、前記Ｑ出力１０７ と ／Ｑ出力１０８ の遅延時間
差により、一致せず差が生じ、そのため時刻ｔ１６と時
刻ｔ１７の間において図示のようにスパイクノイズＳを
出力信号ＯＵＴに発生するという問題点があった。
【０００６】本発明は、従来のクロックコントロール方
式の単安定マルチバイブレータ回路における上記問題点
を解消するためになされたもので、出力にスパイクノイ
ズを発生しないようにした単安定マルチバイブレータ回
路を提供することを目的とする。
式の単安定マルチバイブレータ回路における上記問題点
を解消するためになされたもので、出力にスパイクノイ
ズを発生しないようにした単安定マルチバイブレータ回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、複数のＤタイプフリップフロッ
プからなるクロックコントロール方式の単安定マルチバ
イブレータ回路において、前記複数のＤタイプフリップ
フロップのうち後段のＤタイプフリップフロップの少な
くとも１つのリセット信号を、前段のＤタイプフリップ
フロップの出力信号と前段のＤタイプフリップフロップ
のリセット信号とを入力とする論理素子の出力信号で構
成し、前段のＤタイプフリップフロップの出力信号と後
段のＤタイプフリップフロップの出力信号とを入力とす
る論理素子の出力を回路の出力信号とするものである。
決するため、本発明は、複数のＤタイプフリップフロッ
プからなるクロックコントロール方式の単安定マルチバ
イブレータ回路において、前記複数のＤタイプフリップ
フロップのうち後段のＤタイプフリップフロップの少な
くとも１つのリセット信号を、前段のＤタイプフリップ
フロップの出力信号と前段のＤタイプフリップフロップ
のリセット信号とを入力とする論理素子の出力信号で構
成し、前段のＤタイプフリップフロップの出力信号と後
段のＤタイプフリップフロップの出力信号とを入力とす
る論理素子の出力を回路の出力信号とするものである。
【０００８】このように構成した単安定マルチバイブレ
ータ回路においては、後段のＤタイプフリップフロップ
がリセットして初期化される前に、前段のＤタイプフリ
ップフロップがリセットして初期化される。これにより
前段のＤタイプフリップフロップのリセット信号がＬレ
ベルになったときに、前段のＤタイプフリップフロップ
のＱ出力と後段のＤタイプフリップフロップの ／Ｑ出
力とが同時にＨレベルになることがなくなり、出力信号
にスパイクノイズが発生することが防止される。
ータ回路においては、後段のＤタイプフリップフロップ
がリセットして初期化される前に、前段のＤタイプフリ
ップフロップがリセットして初期化される。これにより
前段のＤタイプフリップフロップのリセット信号がＬレ
ベルになったときに、前段のＤタイプフリップフロップ
のＱ出力と後段のＤタイプフリップフロップの ／Ｑ出
力とが同時にＨレベルになることがなくなり、出力信号
にスパイクノイズが発生することが防止される。
【０００９】
【実施例】次に実施例について説明する。図１は本発明
に係る単安定マルチバイブレータ回路の一実施例を示す
ブロック構成図である。図において、１は入力端子５か
らの入力信号ＩＮをＤ端子に入力した前段のＤタイプフ
リップフロップで、２は前段のＤタイプフリップフロッ
プのＱ出力８をＤ端子に入力した後段のＤタイプフリッ
プフロップである。３はＮＡＮＤ回路で、前段のＤタイ
プフリップフロップ１のＱ出力８と後段のＤタイプフリ
ップフロップ２の ／Ｑ出力１０を入力とし、その出力
１１を回路の出力信号ＯＵＴとするものである。４はＯ
Ｒ回路で、前段のＤタイプフリップフロップ１のＱ出力
８とリセット信号入力端子７からのリセット信号Ｒを入
力とし、その出力９を後段のＤタイプフリップフロップ
２のリセット端子へ入力するものである。なお、６はク
ロック信号入力端子で、クロック信号ＣＫは各Ｄタイプ
フリップフロップ１，２のクロック端子に入力され、ま
たリセット信号Ｒは前段のＤタイプフリップフロップ１
のリセット端子にも入力するように構成されている。
に係る単安定マルチバイブレータ回路の一実施例を示す
ブロック構成図である。図において、１は入力端子５か
らの入力信号ＩＮをＤ端子に入力した前段のＤタイプフ
リップフロップで、２は前段のＤタイプフリップフロッ
プのＱ出力８をＤ端子に入力した後段のＤタイプフリッ
プフロップである。３はＮＡＮＤ回路で、前段のＤタイ
プフリップフロップ１のＱ出力８と後段のＤタイプフリ
ップフロップ２の ／Ｑ出力１０を入力とし、その出力
１１を回路の出力信号ＯＵＴとするものである。４はＯ
Ｒ回路で、前段のＤタイプフリップフロップ１のＱ出力
８とリセット信号入力端子７からのリセット信号Ｒを入
力とし、その出力９を後段のＤタイプフリップフロップ
２のリセット端子へ入力するものである。なお、６はク
ロック信号入力端子で、クロック信号ＣＫは各Ｄタイプ
フリップフロップ１，２のクロック端子に入力され、ま
たリセット信号Ｒは前段のＤタイプフリップフロップ１
のリセット端子にも入力するように構成されている。
【００１０】次にこのように構成された単安定マルチバ
イブレータ回路の動作を、図２に示すタイミングチャー
トに基づいて説明する。まず時刻ｔ１ において回路の
リセット信号ＲがＨレベルとなり、リセットが解除され
る。次いで時刻ｔ２ において、回路の入力信号ＩＮが
Ｈレベルとなり、時刻ｔ２ の直後のクロック信号ＣＫ
の立ち上がり（時刻ｔ３ ）に同期して、前段のＤタイ
プフリップフロップ１のＱ出力８がＨレベルとなる（時
刻ｔ４ ）。そして時刻ｔ３ の次のクロックの立ち上
がり（時刻ｔ５ ）に同期して、後段のＤタイプフリッ
プフロップ２の ／Ｑ出力１０がＬレベルになる（時刻
ｔ６ ）。回路の出力信号ＯＵＴは、前段のＤタイプフ
リップフロップ１のＱ出力８と後段のＤタイプフリップ
フロップ２の ／Ｑ出力１０とのＮＡＮＤ出力であるか
ら、Ｑ出力８と ／Ｑ出力１０が共にＨレベルとなる時
刻ｔ４ から時刻ｔ６ までのクロックの１サイクル期
間はＬレベルとなり、パルスを発生する。
イブレータ回路の動作を、図２に示すタイミングチャー
トに基づいて説明する。まず時刻ｔ１ において回路の
リセット信号ＲがＨレベルとなり、リセットが解除され
る。次いで時刻ｔ２ において、回路の入力信号ＩＮが
Ｈレベルとなり、時刻ｔ２ の直後のクロック信号ＣＫ
の立ち上がり（時刻ｔ３ ）に同期して、前段のＤタイ
プフリップフロップ１のＱ出力８がＨレベルとなる（時
刻ｔ４ ）。そして時刻ｔ３ の次のクロックの立ち上
がり（時刻ｔ５ ）に同期して、後段のＤタイプフリッ
プフロップ２の ／Ｑ出力１０がＬレベルになる（時刻
ｔ６ ）。回路の出力信号ＯＵＴは、前段のＤタイプフ
リップフロップ１のＱ出力８と後段のＤタイプフリップ
フロップ２の ／Ｑ出力１０とのＮＡＮＤ出力であるか
ら、Ｑ出力８と ／Ｑ出力１０が共にＨレベルとなる時
刻ｔ４ から時刻ｔ６ までのクロックの１サイクル期
間はＬレベルとなり、パルスを発生する。
【００１１】次に時刻ｔ７ で回路のリセット信号Ｒを
Ｌレベルとし、回路の初期化を行う。前段のＤタイプフ
リップフロップ１のリセット信号は端子７から入力され
るリセット信号Ｒであるから、時刻ｔ７ で初めに前段
のＤタイプフリップフロップ１が初期化され、そのＱ出
力８がＬレベルとなる。一方、後段のＤタイプフリップ
フロップ２のリセット信号は、Ｑ出力８とリセット信号
ＲとのＯＲ出力９なので、リセット信号ＲがＬレベルに
なっても、前段のＤタイプフリップフロップ１が初期化
され、そのＱ出力８にＬレベルが現れるまではＬレベル
とならない。前段のＤタイプフリップフロップ１が初期
化され、そのＱ出力８がＬレベルになると、ＯＲ回路４
の出力９もＬレベルとなり（時刻ｔ８ ）、この時、後
段のＤタイプフリップフロップ２が初期化される。
Ｌレベルとし、回路の初期化を行う。前段のＤタイプフ
リップフロップ１のリセット信号は端子７から入力され
るリセット信号Ｒであるから、時刻ｔ７ で初めに前段
のＤタイプフリップフロップ１が初期化され、そのＱ出
力８がＬレベルとなる。一方、後段のＤタイプフリップ
フロップ２のリセット信号は、Ｑ出力８とリセット信号
ＲとのＯＲ出力９なので、リセット信号ＲがＬレベルに
なっても、前段のＤタイプフリップフロップ１が初期化
され、そのＱ出力８にＬレベルが現れるまではＬレベル
とならない。前段のＤタイプフリップフロップ１が初期
化され、そのＱ出力８がＬレベルになると、ＯＲ回路４
の出力９もＬレベルとなり（時刻ｔ８ ）、この時、後
段のＤタイプフリップフロップ２が初期化される。
【００１２】以上のように、ＯＲ回路４により、後段の
Ｄタイプフリップフロップ２よりも前に、前段のＤタイ
プフリップフロップ１を初期化することによって、回路
のリセット信号ＲがＬレベルになった時に、前段のＤタ
イプフリップフロップ１のＱ出力８と後段のＤタイプフ
リップフロップ２の ／Ｑ出力１０とが、同時にＨレベ
ルになることがないので、出力にはスパイクノイズが発
生しない。
Ｄタイプフリップフロップ２よりも前に、前段のＤタイ
プフリップフロップ１を初期化することによって、回路
のリセット信号ＲがＬレベルになった時に、前段のＤタ
イプフリップフロップ１のＱ出力８と後段のＤタイプフ
リップフロップ２の ／Ｑ出力１０とが、同時にＨレベ
ルになることがないので、出力にはスパイクノイズが発
生しない。
【００１３】なお上記実施例では、２段のＤタイプフリ
ップフロップを用いて構成したものを示したが、本発明
はこれに限らず、３段以上の複数のＤタイプフリップフ
ロップを用いて構成したものにも適用することができ、
複数のＤタイプフリップフロップのうち後段のＤタイプ
フリップフロップの少なくとも１つのリセット信号を、
前段のＤタイプフリップフロップの出力信号と前段のＤ
タイプフリップフロップのリセット信号とを入力とする
論理素子の出力信号で構成することにより、同様な作用
効果が得られる。
ップフロップを用いて構成したものを示したが、本発明
はこれに限らず、３段以上の複数のＤタイプフリップフ
ロップを用いて構成したものにも適用することができ、
複数のＤタイプフリップフロップのうち後段のＤタイプ
フリップフロップの少なくとも１つのリセット信号を、
前段のＤタイプフリップフロップの出力信号と前段のＤ
タイプフリップフロップのリセット信号とを入力とする
論理素子の出力信号で構成することにより、同様な作用
効果が得られる。
【００１４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、リセット時に前段のＤタイプフリップ
フロップが後段のＤタイプフリップフロップより早く初
期化され、出力信号にスパイクノイズを発生することの
ないクロックコントロール方式の単安定マルチバイブレ
ータ回路が得られる。
本発明によれば、リセット時に前段のＤタイプフリップ
フロップが後段のＤタイプフリップフロップより早く初
期化され、出力信号にスパイクノイズを発生することの
ないクロックコントロール方式の単安定マルチバイブレ
ータ回路が得られる。
【図１】本発明に係る単安定マルチバイブレータ回路の
一実施例を示すブロック構成図である。
一実施例を示すブロック構成図である。
【図２】図１に示す実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図３】従来の単安定マルチバイブレータ回路の構成例
を示すブロック構成図である。
を示すブロック構成図である。
【図４】図３に示した従来例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ Ｄタイプフリップフロップ
２ Ｄタイプフリップフロップ
３ ＮＡＮＤ回路
４ ＯＲ回路
Claims (1)
- 【請求項１】 複数のＤタイプフリップフロップから
なるクロックコントロール方式の単安定マルチバイブレ
ータ回路において、前記複数のＤタイプフリップフロッ
プのうち後段のＤタイプフリップフロップの少なくとも
１つのリセット信号を、前段のＤタイプフリップフロッ
プの出力信号と前段のＤタイプフリップフロップのリセ
ット信号とを入力とする論理素子の出力信号で構成し、
前段のＤタイプフリップフロップの出力信号と後段のＤ
タイプフリップフロップの出力信号とを入力とする論理
素子の出力を回路の出力信号とすることを特徴とする単
安定マルチバイブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9119126A JPH04237208A (ja) | 1991-01-21 | 1991-01-21 | 単安定マルチバイブレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9119126A JPH04237208A (ja) | 1991-01-21 | 1991-01-21 | 単安定マルチバイブレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237208A true JPH04237208A (ja) | 1992-08-25 |
Family
ID=11990771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9119126A Withdrawn JPH04237208A (ja) | 1991-01-21 | 1991-01-21 | 単安定マルチバイブレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237208A (ja) |
-
1991
- 1991-01-21 JP JP9119126A patent/JPH04237208A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |