JPH0834417B2 - 入力制御回路 - Google Patents
入力制御回路Info
- Publication number
- JPH0834417B2 JPH0834417B2 JP62278013A JP27801387A JPH0834417B2 JP H0834417 B2 JPH0834417 B2 JP H0834417B2 JP 62278013 A JP62278013 A JP 62278013A JP 27801387 A JP27801387 A JP 27801387A JP H0834417 B2 JPH0834417 B2 JP H0834417B2
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- signal
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- output
- input signal
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Links
- 230000001934 delay Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 12
- 244000145845 chattering Species 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Input From Keyboards Or The Like (AREA)
- Microcomputers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、例えばチャタリングやノイズを含む外部
入力信号を受けても、それらを除去して出力する入力制
御回路に関し、たとえば、マイクロコンピュータのI/O
ポートに使用される。
入力信号を受けても、それらを除去して出力する入力制
御回路に関し、たとえば、マイクロコンピュータのI/O
ポートに使用される。
（ロ）従来の技術 一般にマイクロコンピュータを使用した各種機器、例
えば電子写真複写機においては、スイッチやリレー等を
用いた周辺回路からの信号がマイクロコンピュータに入
力されるようになっているが、その入力信号にはチャタ
リングやノイズが含まれるため、それらによってマイク
ロコンピュータが誤動作しないよう入力信号を処理する
必要がある。そこで従来、入力信号をコンデンサと抵抗
からなる積分回路で遅延させて処理する方法やマイクロ
コンピュータ内のソフトウェアによって処理する方法が
提案されている。
えば電子写真複写機においては、スイッチやリレー等を
用いた周辺回路からの信号がマイクロコンピュータに入
力されるようになっているが、その入力信号にはチャタ
リングやノイズが含まれるため、それらによってマイク
ロコンピュータが誤動作しないよう入力信号を処理する
必要がある。そこで従来、入力信号をコンデンサと抵抗
からなる積分回路で遅延させて処理する方法やマイクロ
コンピュータ内のソフトウェアによって処理する方法が
提案されている。
（ハ）発明が解決しようとする問題点 ところで、周辺回路から入力される信号は、その信号
の種類に応じてチャタリングやノイズの周波数や継続期
間が異なるので、誤動作・誤検知なく速やかに信号を処
理するためには、各入力信号の種類に応じた処理が必要
となる。しかしながら、コンデンサと抵抗等による積分
回路では、その時定数を入力信号の種類に応じて個々に
変更あるいは調整することは容易ではなく、またソフト
フェアによる処理においては、入力信号の種類に対応す
る処理が頻繁となり、CPUの負担が大きくなるという問
題点があった。
の種類に応じてチャタリングやノイズの周波数や継続期
間が異なるので、誤動作・誤検知なく速やかに信号を処
理するためには、各入力信号の種類に応じた処理が必要
となる。しかしながら、コンデンサと抵抗等による積分
回路では、その時定数を入力信号の種類に応じて個々に
変更あるいは調整することは容易ではなく、またソフト
フェアによる処理においては、入力信号の種類に対応す
る処理が頻繁となり、CPUの負担が大きくなるという問
題点があった。
この発明は、このような事情を考慮してなされたもの
で、入力信号の種類に対応して適切に信号処理を容易に
行うことが可能な入力制御回路を提供するものである。
で、入力信号の種類に対応して適切に信号処理を容易に
行うことが可能な入力制御回路を提供するものである。
（ニ）問題点を解決するための手段 この発明は、外部入力信号をシフトパルスに同期して
初段から最終段に向かって順次シフトする複数段の直列
レジスタと、前記レジスタの初段からの任意の段数を指
定する指定回路と、指定された各段の論理値を比較しそ
れらの論理値が一致した時点で出力する比較回路と、比
較回路の出力を受けて前記レジスタの初段の論理値を取
り込むラッチ回路を備え、外部入力信号を遅延させ不要
信号を除去して真の外部入力信号値として出力すること
を特徴とする入力制御回路である。
初段から最終段に向かって順次シフトする複数段の直列
レジスタと、前記レジスタの初段からの任意の段数を指
定する指定回路と、指定された各段の論理値を比較しそ
れらの論理値が一致した時点で出力する比較回路と、比
較回路の出力を受けて前記レジスタの初段の論理値を取
り込むラッチ回路を備え、外部入力信号を遅延させ不要
信号を除去して真の外部入力信号値として出力すること
を特徴とする入力制御回路である。
（ホ）作用 レジスタに外部入力信号が入力されると、シフトパル
スに同期して順次シフトされる。指定回路によって指定
された段数の論理値が比較回路によって比較され、それ
らが一致した時点で外部入力信号の論理値がラッチ回路
に取り込まれて出力される。つまり外部入力信号は、指
定回路によって指定された段数のレジスタのシフト期間
だけ同じ論理値を持続することが確認された上で出力さ
れる。従って、入力信号に含まれるチャタリングやノイ
ズ期間に対応してレジスタの段数を指定すれば、外部入
力信号はチャタリングやノイズが適切に除去されて出力
されることになる。
スに同期して順次シフトされる。指定回路によって指定
された段数の論理値が比較回路によって比較され、それ
らが一致した時点で外部入力信号の論理値がラッチ回路
に取り込まれて出力される。つまり外部入力信号は、指
定回路によって指定された段数のレジスタのシフト期間
だけ同じ論理値を持続することが確認された上で出力さ
れる。従って、入力信号に含まれるチャタリングやノイ
ズ期間に対応してレジスタの段数を指定すれば、外部入
力信号はチャタリングやノイズが適切に除去されて出力
されることになる。
（ヘ）実施例 以下、図面に示す実施例に基づいて、この発明を詳述
する。これによって、この発明が限定されるものではな
い。
する。これによって、この発明が限定されるものではな
い。
第１図はこの発明をCPUの入力処理に適用する場合の
一実施例を示す電気回路図であり、１は入力信号を受け
るバッファ、２はバッファ１からの入力をクロックパル
スCLOCKによって順次シフトし各シフト信号B0〜B4を出
力するシフトレジスタ、3a〜3dはそれぞれ信号B0とB1、
B1とB2、B2とB3、B3とB4が入力され信号D1〜D4を出力す
るExclusivelyOR回路（以下EX・OR回路という）、４はC
PUからのデータ信号DATAによって入力される指定信号を
ラッチし書き込み指定出力▲▼を受けたときに信号
C1〜C4として出力するレジスタ、5a〜5dはそれぞれ信号
C1〜C4と信号D1〜D4の各対が入力されるAND回路、６はA
ND回路5a〜5dの出力E1〜E4が入力されるOR回路、７はOR
回路６の出力Ｆとクロック信号CLOCKが入力されるAND回
路、８は信号B0をAND回路７の出力Ｇを受けた時に出力
すると共に保持するフリップフロップ回路、９はフリッ
プフロップ回路８の出力ＹをCPUからの読み出し指定出
力▲▼を受けたときに信号Y1として出力する３ステ
ート・バッファである。
一実施例を示す電気回路図であり、１は入力信号を受け
るバッファ、２はバッファ１からの入力をクロックパル
スCLOCKによって順次シフトし各シフト信号B0〜B4を出
力するシフトレジスタ、3a〜3dはそれぞれ信号B0とB1、
B1とB2、B2とB3、B3とB4が入力され信号D1〜D4を出力す
るExclusivelyOR回路（以下EX・OR回路という）、４はC
PUからのデータ信号DATAによって入力される指定信号を
ラッチし書き込み指定出力▲▼を受けたときに信号
C1〜C4として出力するレジスタ、5a〜5dはそれぞれ信号
C1〜C4と信号D1〜D4の各対が入力されるAND回路、６はA
ND回路5a〜5dの出力E1〜E4が入力されるOR回路、７はOR
回路６の出力Ｆとクロック信号CLOCKが入力されるAND回
路、８は信号B0をAND回路７の出力Ｇを受けた時に出力
すると共に保持するフリップフロップ回路、９はフリッ
プフロップ回路８の出力ＹをCPUからの読み出し指定出
力▲▼を受けたときに信号Y1として出力する３ステ
ート・バッファである。
第２図は第１図の実施例の動作を示すタイムチャート
であり、入力信号Ｘが「１」から「０」にチャタリング
波形を有して変化するとき、そのチャタリング波形が除
去されて信号Ｙとして出力される状況を示す。つまり、
入力信号Ｘがシフトレジスタ２に読み込まれ順次シフト
されると、その出力信号B0〜B4は第２図のようになる。
そして、これらの信号B0〜B4が一対ずつ入力されるEX・
OR回路3a〜3dの出力D1〜D4は第２図に示すように入力が
不一致のときに「１」となり入力が一致したときに
「０」となる。ところで今、レジスタ４の出力C1,C2が
「１」でC3,C4が「０」となるように、レジスタ４がCPU
からのデータ信号DATAによってセットされていると、AN
D回路5c,5dの出力E3,E4は入力D3,D4の如何にかかわらず
常に「０」となる。一方、AND回路5a,5bは入力D1,D2が
それぞれ「０」のときのみ出力E1,E2が「０」となる。
つまり、信号B0,B1,B2の論理値が共に０に一致したとき
にOR回路６の出力Ｆが「０」となり、AND回路７はこの
信号Ｆとクロック信号が共に「０」になった時「１」の
信号Ｇを出力する。従って、フリップフロップ回路８は
信号Ｇが「１」になった時に信号B0を読み込み信号Ｙと
して出力すると共にその状態を保持する。３ステート・
バッファ９はCPUから読みだし指定出力▲▼が出力
された時にフリップフロップ８に保持されている信号Ｙ
を信号Y1として出力する。
であり、入力信号Ｘが「１」から「０」にチャタリング
波形を有して変化するとき、そのチャタリング波形が除
去されて信号Ｙとして出力される状況を示す。つまり、
入力信号Ｘがシフトレジスタ２に読み込まれ順次シフト
されると、その出力信号B0〜B4は第２図のようになる。
そして、これらの信号B0〜B4が一対ずつ入力されるEX・
OR回路3a〜3dの出力D1〜D4は第２図に示すように入力が
不一致のときに「１」となり入力が一致したときに
「０」となる。ところで今、レジスタ４の出力C1,C2が
「１」でC3,C4が「０」となるように、レジスタ４がCPU
からのデータ信号DATAによってセットされていると、AN
D回路5c,5dの出力E3,E4は入力D3,D4の如何にかかわらず
常に「０」となる。一方、AND回路5a,5bは入力D1,D2が
それぞれ「０」のときのみ出力E1,E2が「０」となる。
つまり、信号B0,B1,B2の論理値が共に０に一致したとき
にOR回路６の出力Ｆが「０」となり、AND回路７はこの
信号Ｆとクロック信号が共に「０」になった時「１」の
信号Ｇを出力する。従って、フリップフロップ回路８は
信号Ｇが「１」になった時に信号B0を読み込み信号Ｙと
して出力すると共にその状態を保持する。３ステート・
バッファ９はCPUから読みだし指定出力▲▼が出力
された時にフリップフロップ８に保持されている信号Ｙ
を信号Y1として出力する。
このようにして入力信号Ｘは十分に安定した値になっ
た後、すなわち時間Td（第２図）だけ遅延させた後に検
出されるので、時間Tdの間に生じるチャタリングやノイ
ズが入力信号Ｘから除去されることになる。なお、この
遅延時間Tdは前述のようにCPUからのデータ信号DATAに
よってレジスタ４の出力を設定することにより任意に制
御することが可能であり、入力信号Ｘのチャタリングや
ノイズの状況に対応させることができる。また、時間Td
はクロックパルスの周期を変化させることによっても、
もちろん調整可能である。
た後、すなわち時間Td（第２図）だけ遅延させた後に検
出されるので、時間Tdの間に生じるチャタリングやノイ
ズが入力信号Ｘから除去されることになる。なお、この
遅延時間Tdは前述のようにCPUからのデータ信号DATAに
よってレジスタ４の出力を設定することにより任意に制
御することが可能であり、入力信号Ｘのチャタリングや
ノイズの状況に対応させることができる。また、時間Td
はクロックパルスの周期を変化させることによっても、
もちろん調整可能である。
第３図はこの発明の他の実施例を示し、第１図の入力
制御回路を基本回路として構成した複数の入出力が可能
なプログラマブルI/Oポートの電気回路図である。同図
において、PA0〜PAnは外部接続用入出力端子、PB0〜PB7
はCPUのデータバスDB0〜DB7に接続される端子，K1〜K7
は第１図において破線Ｋで囲んで示した入力処理回路、
L1〜L7は端子PA0〜PA7からの信号を入力処理回路K1〜K7
に入力するバッファ（第１図におけるバッファ１に相当
する）、M1〜M7は入力処理回路K1〜K7の出力を受けてデ
ータバスDB0〜DB7へ出力する３ステート・バッファ（第
１図のバッファ９に相当する）、F1〜F7はデータバスDB
0〜DB7から出力される信号を保持するフリップフロップ
回路、J1〜J7はフリップフロップ回路F1〜F7の出力を端
子PA0〜PA7へ出力する３ステート・バッファ、11はCPU
のデータバスDB0〜DB7の信号を受けて３ステート・バッ
ファJ1〜J7を制御し端子PA0〜PA7の入出力を設定するレ
ジスタ、12はCPUのデータバスDB0〜DB7の信号を受けて
入力処理回路K1〜K7の処理時間を設定するレジスタ（第
１図のレジスタ４に相当する）、13はCPUからのアドレ
スバス信号AB0〜AB7を受けてレジスタ11及び12を制御す
るデコーダ、14はCPUからの書き込み指定出力▲▼
とデコーダ13の出力を受けそれらが共に「１」のときに
フリップフロップF1〜F7をセットするAND回路である。
制御回路を基本回路として構成した複数の入出力が可能
なプログラマブルI/Oポートの電気回路図である。同図
において、PA0〜PAnは外部接続用入出力端子、PB0〜PB7
はCPUのデータバスDB0〜DB7に接続される端子，K1〜K7
は第１図において破線Ｋで囲んで示した入力処理回路、
L1〜L7は端子PA0〜PA7からの信号を入力処理回路K1〜K7
に入力するバッファ（第１図におけるバッファ１に相当
する）、M1〜M7は入力処理回路K1〜K7の出力を受けてデ
ータバスDB0〜DB7へ出力する３ステート・バッファ（第
１図のバッファ９に相当する）、F1〜F7はデータバスDB
0〜DB7から出力される信号を保持するフリップフロップ
回路、J1〜J7はフリップフロップ回路F1〜F7の出力を端
子PA0〜PA7へ出力する３ステート・バッファ、11はCPU
のデータバスDB0〜DB7の信号を受けて３ステート・バッ
ファJ1〜J7を制御し端子PA0〜PA7の入出力を設定するレ
ジスタ、12はCPUのデータバスDB0〜DB7の信号を受けて
入力処理回路K1〜K7の処理時間を設定するレジスタ（第
１図のレジスタ４に相当する）、13はCPUからのアドレ
スバス信号AB0〜AB7を受けてレジスタ11及び12を制御す
るデコーダ、14はCPUからの書き込み指定出力▲▼
とデコーダ13の出力を受けそれらが共に「１」のときに
フリップフロップF1〜F7をセットするAND回路である。
このように構成することによって、データバスDB0〜D
B7から入力される信号は、フリップフロップF1〜F7に一
旦保持され、レジスタ11によって指示されるタイミング
に端子PA0〜PA7へ出力される。一方、端子PA0〜PA7から
入力される信号は第１図に示す入力信号Ｘと同様に入力
処理回路K1〜K7を介して処理された後に、CPUからの読
み出し指定出力▲▼のタイミングに合わせてデータ
バスDB0〜DB7に出力されチャタリングやノイズが除去さ
れることになる。このようにして、第１図に示す入力制
御回路を用いたプログラマブルI/Oポートが構成され
る。また、第３図に示すプログラマブルI/Oポートはす
べてロジック回路から構成されるので、容易にLSI化す
ることが可能である。
B7から入力される信号は、フリップフロップF1〜F7に一
旦保持され、レジスタ11によって指示されるタイミング
に端子PA0〜PA7へ出力される。一方、端子PA0〜PA7から
入力される信号は第１図に示す入力信号Ｘと同様に入力
処理回路K1〜K7を介して処理された後に、CPUからの読
み出し指定出力▲▼のタイミングに合わせてデータ
バスDB0〜DB7に出力されチャタリングやノイズが除去さ
れることになる。このようにして、第１図に示す入力制
御回路を用いたプログラマブルI/Oポートが構成され
る。また、第３図に示すプログラマブルI/Oポートはす
べてロジック回路から構成されるので、容易にLSI化す
ることが可能である。
（ト）発明の効果 この発明によれば、入力信号に含まれるチャタリング
やノイズが確実に除去される入力制御回路がハードウェ
アによって構成され、CPUは処理された信号を必要なと
きに読み込むだけでよく、信号のソフトウェアによる処
理がほとんど不要となる。更に、入力信号の種類に応じ
て入力処理時間つまりチャタリングやノイズの除去時間
が任意に設定される。また、ロジックで構成することが
可能であるためLSI化が容易である。
やノイズが確実に除去される入力制御回路がハードウェ
アによって構成され、CPUは処理された信号を必要なと
きに読み込むだけでよく、信号のソフトウェアによる処
理がほとんど不要となる。更に、入力信号の種類に応じ
て入力処理時間つまりチャタリングやノイズの除去時間
が任意に設定される。また、ロジックで構成することが
可能であるためLSI化が容易である。
第１図はこの発明の一実施例を示す回路図、第２図は第
１図の動作を説明するタイムチャート、第３図はこの発
明の他の実施例を示す電気回路図である。 １……バッファ、２……シフトレジスタ、3a〜3d……Ex
clusivelyOR回路、４……レジスタ、5a〜5d……AND回
路、６……OR回路、７……AND回路、８……フリップフ
ロップ、９……３ステート・バッファ。
１図の動作を説明するタイムチャート、第３図はこの発
明の他の実施例を示す電気回路図である。 １……バッファ、２……シフトレジスタ、3a〜3d……Ex
clusivelyOR回路、４……レジスタ、5a〜5d……AND回
路、６……OR回路、７……AND回路、８……フリップフ
ロップ、９……３ステート・バッファ。
Claims (1)
- 【請求項１】外部入力信号をシフトパルスに同期して初
段から最終段に向かって順次シフトする複数段の直列レ
ジスタと、前記レジスタの初段からの任意の段数を指定
する指定回路と、指定された各段の論理値を比較しそれ
らの論理値が一致した時点で出力する比較回路と、比較
回路の出力を受けて前記レジスタの初段の論理値を取り
込むラッチ回路を備え、外部入力信号を遅延させ不要信
号を除去して真の外部入力信号値として出力することを
特徴とする入力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278013A JPH0834417B2 (ja) | 1987-11-02 | 1987-11-02 | 入力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278013A JPH0834417B2 (ja) | 1987-11-02 | 1987-11-02 | 入力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120115A JPH01120115A (ja) | 1989-05-12 |
| JPH0834417B2 true JPH0834417B2 (ja) | 1996-03-29 |
Family
ID=17591421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278013A Expired - Lifetime JPH0834417B2 (ja) | 1987-11-02 | 1987-11-02 | 入力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834417B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221317A (ja) * | 1988-07-08 | 1990-01-24 | Fujitsu Ltd | 入力信号処理方式 |
| JP2803167B2 (ja) * | 1989-05-31 | 1998-09-24 | 日本電気株式会社 | 制御線瞬断認識防止回路 |
| JPH03268563A (ja) * | 1990-03-16 | 1991-11-29 | Mita Ind Co Ltd | レーザビーム制御装置 |
| JPH0475121A (ja) * | 1990-07-17 | 1992-03-10 | Mitsubishi Electric Corp | 自動車用入力インターフエイス回路 |
| EP0479537B1 (en) * | 1990-10-03 | 1999-01-20 | Canon Kabushiki Kaisha | Image formation apparatus |
| JPH04158619A (ja) * | 1990-10-23 | 1992-06-01 | Nec Corp | 入力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246749A (en) * | 1975-10-11 | 1977-04-13 | Nippon Syst Kogyo Kk | Noise eliminator |
-
1987
- 1987-11-02 JP JP62278013A patent/JPH0834417B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01120115A (ja) | 1989-05-12 |
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