JPH04238559A - 競合処理制御方式 - Google Patents
競合処理制御方式Info
- Publication number
- JPH04238559A JPH04238559A JP626791A JP626791A JPH04238559A JP H04238559 A JPH04238559 A JP H04238559A JP 626791 A JP626791 A JP 626791A JP 626791 A JP626791 A JP 626791A JP H04238559 A JPH04238559 A JP H04238559A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- request
- access
- time
- processing control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の回路で同一の資
源を利用するシステムに係り、さらに詳しくは複数の回
路からの要求と条件とによって同一資源を管理する競合
処理制御方式に関する。
源を利用するシステムに係り、さらに詳しくは複数の回
路からの要求と条件とによって同一資源を管理する競合
処理制御方式に関する。
【０００２】
【従来の技術】複数の回路で同一の資源を利用するシス
テムにおいては回路によりその資源に対するアクセス方
法が異なる場合がある。例えばＳＲＡＭをＣＰＵと他の
ＬＳＩ等によりなる回路とで共有するような場合である
。この様なシステムにおいては、ＬＳＩは周期的にその
ＳＲＡＭをアクセスするが、ＣＰＵはランダムアクセス
（プログラムの要求のある時のみ）である。このような
システムにおいては、一般的にその資源へのアクセスを
なるべく有効（時間的に無駄なく）に行えるように調整
する必要がある。例えば、前述のＬＳＩが回線へのデー
タあるいは回線へのデータの送受信制御用ＬＳＩであっ
たならば、特定時間単位での送信のために１送受信動作
期間において必ず送信用アクセス時間を先ず設け、続い
てＣＰＵ用、更には受信用のアクセス期間を複数、そし
てＣＰＵ続いてＣＰＵとそれぞれに対してアクセス期間
を設定している。すなわちＬＳＩ等の回路の１動作単位
内に送信、ＣＰＵ、受信等を繰り返すようにしている。
テムにおいては回路によりその資源に対するアクセス方
法が異なる場合がある。例えばＳＲＡＭをＣＰＵと他の
ＬＳＩ等によりなる回路とで共有するような場合である
。この様なシステムにおいては、ＬＳＩは周期的にその
ＳＲＡＭをアクセスするが、ＣＰＵはランダムアクセス
（プログラムの要求のある時のみ）である。このような
システムにおいては、一般的にその資源へのアクセスを
なるべく有効（時間的に無駄なく）に行えるように調整
する必要がある。例えば、前述のＬＳＩが回線へのデー
タあるいは回線へのデータの送受信制御用ＬＳＩであっ
たならば、特定時間単位での送信のために１送受信動作
期間において必ず送信用アクセス時間を先ず設け、続い
てＣＰＵ用、更には受信用のアクセス期間を複数、そし
てＣＰＵ続いてＣＰＵとそれぞれに対してアクセス期間
を設定している。すなわちＬＳＩ等の回路の１動作単位
内に送信、ＣＰＵ、受信等を繰り返すようにしている。
【０００３】従来はこの様に資源への最小アクセス単位
ｓを基にして周期アクセスに必要な時間（Ｓ）を割り当
て残りをランダムアクセスに割り当てている。
ｓを基にして周期アクセスに必要な時間（Ｓ）を割り当
て残りをランダムアクセスに割り当てている。
【０００４】
【発明が解決しようとする課題】前述したＳＲＡＭ等を
用いたシステムにおいて、ＬＳＩ等が必ず必要とする時
間の他は、ＣＰＵ等からのランダムアクセス等に対して
待ち時間を設けている。このためＣＰＵからのランダム
アクセスを行うために待ち時間が設けられ、プログラム
の実行が減少し処理能力の低下を招くこととなっていた
。
用いたシステムにおいて、ＬＳＩ等が必ず必要とする時
間の他は、ＣＰＵ等からのランダムアクセス等に対して
待ち時間を設けている。このためＣＰＵからのランダム
アクセスを行うために待ち時間が設けられ、プログラム
の実行が減少し処理能力の低下を招くこととなっていた
。
【０００５】本発明は同一の資源を共有するシステムに
おいて、複数の回路からの使用要求を効率的に割り当て
る競合処理制御方式を提供することを目的とする。
おいて、複数の回路からの使用要求を効率的に割り当て
る競合処理制御方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】第１図は本発明の原理ブ
ロック図である。本発明は複数の回路からのアクセスに
対して動作する同一資源（１）を共有化したシステムに
おけるものである。例えばその同一資源（１）はメモリ
である。
ロック図である。本発明は複数の回路からのアクセスに
対して動作する同一資源（１）を共有化したシステムに
おけるものである。例えばその同一資源（１）はメモリ
である。
【０００７】要素判別手段２は第１の回路からのアクセ
ス要求に対して、当該要求の要素が使用条件を満足して
いるかを判別する。例えば前記第１の回路は回線からの
データを処理する送受信データ処理回路である。
ス要求に対して、当該要求の要素が使用条件を満足して
いるかを判別する。例えば前記第１の回路は回線からの
データを処理する送受信データ処理回路である。
【０００８】切替手段３は前記要素判別手段２が前記使
用条件を満足していないと判別した際、前記第１の回路
への割り当て時間であっても第２の回路からの要求を受
け付け、第２の回路へ前記同一資源を切り替える。
用条件を満足していないと判別した際、前記第１の回路
への割り当て時間であっても第２の回路からの要求を受
け付け、第２の回路へ前記同一資源を切り替える。
【０００９】
【作用】第１の回路からのアクセス要求に対し、要素判
別手段２は今までのアクセスにおける使用条件を判別し
、要求されるアクセスを受け付けるか否かを判別する。 受け付ける必要がないと判別した時には、切替手段３に
対し切替指示を行う。この切替指示により第２の回路か
らの要求が受け付けられ、同一資源１は第２の回路から
のアクセス要求に対して動作する。
別手段２は今までのアクセスにおける使用条件を判別し
、要求されるアクセスを受け付けるか否かを判別する。 受け付ける必要がないと判別した時には、切替手段３に
対し切替指示を行う。この切替指示により第２の回路か
らの要求が受け付けられ、同一資源１は第２の回路から
のアクセス要求に対して動作する。
【００１０】
【実施例】以下、図面を用いて本発明を詳細に説明する
。図２は本発明の第１の実施例の構成図である。第１の
実施例では回線制御装置におけるＣＰＵと送受信データ
処理部との競合を制御する。ＣＰＵ（例えばインテル社
８０１８６）１０はＳＲＡＭ内にプログラム領域とデー
タ領域とを設け、アクセス制御部１１を介しＳＲＡＭ１
２をアクセスする。尚、ＣＰＵ１０はＳＲＡＭ１２内の
プログラムをランダムアクセスし、実行する。
。図２は本発明の第１の実施例の構成図である。第１の
実施例では回線制御装置におけるＣＰＵと送受信データ
処理部との競合を制御する。ＣＰＵ（例えばインテル社
８０１８６）１０はＳＲＡＭ内にプログラム領域とデー
タ領域とを設け、アクセス制御部１１を介しＳＲＡＭ１
２をアクセスする。尚、ＣＰＵ１０はＳＲＡＭ１２内の
プログラムをランダムアクセスし、実行する。
【００１１】ここでＳＲＡＭ１２を共有資産とした時、
送受信データ処理部１３からの要求を優先的に受け付け
なくてはならない場合がある。例えばデータを送信する
ような要求が発生したような場合、直ちにその要求に対
し応答しないとデータが抜けてしまいシステムダウンと
なることがあるからである。
送受信データ処理部１３からの要求を優先的に受け付け
なくてはならない場合がある。例えばデータを送信する
ような要求が発生したような場合、直ちにその要求に対
し応答しないとデータが抜けてしまいシステムダウンと
なることがあるからである。
【００１２】このため図３の割り当てタイミング図で表
わす如く、１送受信動作時間Ｔ内を分割した時間をそれ
ぞれの回路に割り当てている。先ず第１には時間Ｔ１に
送信を、時間Ｔ２にＣＰＵを、時間Ｔ３，Ｔ４，Ｔ５，
Ｔ６，Ｔ７に受信を時間Ｔ８，Ｔ９にＣＰＵを割り当て
ている。
わす如く、１送受信動作時間Ｔ内を分割した時間をそれ
ぞれの回路に割り当てている。先ず第１には時間Ｔ１に
送信を、時間Ｔ２にＣＰＵを、時間Ｔ３，Ｔ４，Ｔ５，
Ｔ６，Ｔ７に受信を時間Ｔ８，Ｔ９にＣＰＵを割り当て
ている。
【００１３】通常状態すなわち受信データがすでに加わ
っているような場合にはこの割り当てタイミングで表わ
すタイミングによって使用している。これに対し図４に
示す如くアクセス制御部１１は例えば受信データ■、す
なわち受信スロットである時間Ｔ３における受信データ
が使用条件を満足せずタイムスロットＴ６，Ｔ７が受信
状態でないと判別した時にはＣＰＵ１０に対するＳＲＡ
Ｍ１２を割り当てる。尚、１タイムスロットＳはＳＲＡ
Ｍをアクセスする最小単位時間である。これにより従来
においては、特定の時間単位でタイムスロットで使用す
る装置を割り当て固定としていたが、本発明の如く例え
ば受信した条件等の要素によって割り当てる時間を変え
ることによりその装置への使用効率を高めることができ
る。
っているような場合にはこの割り当てタイミングで表わ
すタイミングによって使用している。これに対し図４に
示す如くアクセス制御部１１は例えば受信データ■、す
なわち受信スロットである時間Ｔ３における受信データ
が使用条件を満足せずタイムスロットＴ６，Ｔ７が受信
状態でないと判別した時にはＣＰＵ１０に対するＳＲＡ
Ｍ１２を割り当てる。尚、１タイムスロットＳはＳＲＡ
Ｍをアクセスする最小単位時間である。これにより従来
においては、特定の時間単位でタイムスロットで使用す
る装置を割り当て固定としていたが、本発明の如く例え
ば受信した条件等の要素によって割り当てる時間を変え
ることによりその装置への使用効率を高めることができ
る。
【００１４】図５は本発明の第２の実施例の構成図であ
る。前述した図２におけるアクセス制御部１１はＣＰＵ
からのアクセスに対するＣＰＵアクセス処理部２１と回
線とを送受信データ処理部１３からの要求に対するＬＳ
Ｉアクセス処理部２２とよりなる。この２つのアクセス
処理部２１，２２は同時にアクティブとなることはない
。
る。前述した図２におけるアクセス制御部１１はＣＰＵ
からのアクセスに対するＣＰＵアクセス処理部２１と回
線とを送受信データ処理部１３からの要求に対するＬＳ
Ｉアクセス処理部２２とよりなる。この２つのアクセス
処理部２１，２２は同時にアクティブとなることはない
。
【００１５】送受信データ処理部２３に回線等からの要
求が加わり、アクセス要求が発生した場合、その要求に
対応する要素をフェッチ用クロック作成部２４に出力す
る。フェッチ用クロック作成部２４は送受信データ処理
部２３から加わる要素Ａを判別し、その要素に対応して
タイムスロットである時間を割り当てるか否かを判別す
る。もし割り当てる必要がない要素であったならば、Ｃ
ＰＵへの切り替えを行う。
求が加わり、アクセス要求が発生した場合、その要求に
対応する要素をフェッチ用クロック作成部２４に出力す
る。フェッチ用クロック作成部２４は送受信データ処理
部２３から加わる要素Ａを判別し、その要素に対応して
タイムスロットである時間を割り当てるか否かを判別す
る。もし割り当てる必要がない要素であったならば、Ｃ
ＰＵへの切り替えを行う。
【００１６】従来は要素Ａを用いずアクセス制御も切り
替えることはしていなかった。しかしながら、本発明に
よれば要素Ａを明確化してアクセス制御部との切り替え
を行うようにしており、同一資源を有効に活用できる。 また、これによりＣＰＵのランダムアクセスに対する応
答が速くなるので処理時間を高速にすることができる。
替えることはしていなかった。しかしながら、本発明に
よれば要素Ａを明確化してアクセス制御部との切り替え
を行うようにしており、同一資源を有効に活用できる。 また、これによりＣＰＵのランダムアクセスに対する応
答が速くなるので処理時間を高速にすることができる。
【００１７】
【発明の効果】以上述べたように本発明によれば同一資
源を有効に活用することができ、またＣＰＵからの要求
に対しウェイトする時間を制限できるので、ＣＰＵの処
理能力を低下させることなく、高速に制御処理を行わせ
ることができる。
源を有効に活用することができ、またＣＰＵからの要求
に対しウェイトする時間を制限できるので、ＣＰＵの処
理能力を低下させることなく、高速に制御処理を行わせ
ることができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の第１の実施例の構成図である。
【図３】割り当てタイミング図である。
【図４】条件設定における割り当てタイミング図である
。
。
【図５】本発明の第２の実施例の構成図である。
１・・・同一資源
２・・・要素判別手段
３・・・切替手段
Claims (2)
- 【請求項１】複数の回路からのアクセスに対して動作す
る同一資源（１）を共有化したシステムにおいて、第１
の回路からのアクセス要求に対して、当該要求の要素が
使用条件を満足しているかを判別する要素判別手段（２
）と、該要素判別手段（２）が前記使用条件を満足して
いないと判別した際、前記第１の回路への割り当て時間
であっても、第２の回路からの要求を受け付け、第２の
回路へ前記同一資源（１）を切り替える切替手段（３）
とよりなることを特徴とするとする競合処理制御方式。 - 【請求項２】前記同一資源（１）はメモリであり、前記
第１の回路は回線からのデータあるいは回線へのデータ
を処理する送受信データ処理回路であり、前記要素判別
手段（２）は前記送受信データ処理回路からのデータが
前記使用条件を満足していない時、前記予め割り当てて
ある時間を前記第２の回路へ切り替えることを特徴とす
る請求項１記載の競合処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP626791A JPH04238559A (ja) | 1991-01-23 | 1991-01-23 | 競合処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP626791A JPH04238559A (ja) | 1991-01-23 | 1991-01-23 | 競合処理制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238559A true JPH04238559A (ja) | 1992-08-26 |
Family
ID=11633664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP626791A Withdrawn JPH04238559A (ja) | 1991-01-23 | 1991-01-23 | 競合処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238559A (ja) |
-
1991
- 1991-01-23 JP JP626791A patent/JPH04238559A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |