JPH0423961B2

JPH0423961B2 -

Info

Publication number: JPH0423961B2
Application number: JP61138000A
Authority: JP
Inventors: Hiroshi Takahashi; Etsuo Shibazaki; Yoshito Yamamoto
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-06-13
Filing date: 1986-06-13
Publication date: 1992-04-23
Also published as: JPS6223608A

Description

【発明の詳細な説明】本発明はオーデイオ信号のミキシングに適用し
て好適なデジタル信号ミキシング装置に関する。

デジタル化された複数チヤンネルのオーデイオ
信号を所望の混合比を以つて混合して、新たなデ
ジタル化された複数チヤンネルのオーデイオ信号
を得るようにした従来のデジタル信号ミキシング
装置は、第１図のように構成されている。以下
に、先ずこの第１図を参照して従来のミキシング
装置について説明する。

即ち、複数チヤンネルの入力デジタル信号を各
入力端子１から各Ｄ−Ａ変換器２に供給して複数
チヤンネルの入力アナログ信号を得る。マイクロ
フオン信号等の他の複数のアナログ信号を各入力
端子３から各増幅器４に供給する。各Ｄ−Ａ変換
器２及び各増幅器４の各出力を各切換スイツチ５
により切換選択して各アナログトーンコントロー
ル回路６に供給する。各アナログトーンコントロ
ール回路６の出力をアナログ信号混合回路７に供
給する。アナログ信号混合回路７の一部の混合出
力をアナログ残響付加装置１１に供給し、その出
力をオンオフスイツチ５′を介してトーンコント
ロール回路６に供給し、その各出力をアナログ信
号混合回路７に再び供給する。混合回路７の出力
アナログ信号の一部を各Ａ−Ｄ変換器８に供給し
て、各出力端子９より複数の出力デジタル信号を
得る。尚、出力端子１０には出力アナログ信号が
そのまま得られる。

しかしながら、かかる従来のデジタル信号ミキ
シング装置は次のような欠点がある。即ち、Ｄ−
Ａ変換器及びＡ−Ｄ変換器を使用しているので、
Ａ−Ｄ変換器の出力に量子化雑音が混入する。ア
ナログ信号の状態でミキシングを行なうので、ア
ナログ信号混合回路の入出力特性の非線形に基づ
く歪が発生し、又、アナログ信号混合回路は外来
ノイズの影響を受け易いので、之に基づくノイズ
もその出力に混入する。

かかる点に鑑み、本発明はデジタル信号のまま
でミキシングを行なうことにより、上述の欠点を
除去したデジタル信号ミキシング装置を提案せん
とするものである。

以下に第２図及びその一部を詳細に図示した第
４図及び第８図等を参照して本発明をその実施例
につき詳細に説明する。尚、第２図及び第４図に
於て、第１図と対応する部分には同一符号を付し
て説明する。先ず、第２図について説明する。

３ａ，３ｂは複数の入力アナログ信号の入力端
子で、前者はマイクロフオン信号入力端子、後者
は補助入力端子である。４はマイクロフオン信号
を増幅する増幅器である。各入力端子３ａ，３ｂ
より各入力アナログ信号は各切換スイツチ１５に
より切換えられて各サンプルホールド回路及びＡ
−Ｄ変換器１６に供給される。各入力端子１から
の各入力デジタル信号と各サンプルホールド回路
及びＡ−Ｄ変換器１６よりのデジタル信号とが各
切換スイツチ１７によつて切換えられて各デジタ
ルトーンコントロール回路１８に供給され、その
出力たる各入力デジタル信号がデジタル信号混合
演算回路１９に供給される。そして、各出力端子
９に各出力デジタル信号が出力される。尚、出力
端子９の一部に破線にて示す如くＤ−Ａ変換器２
１を接続して出力端子１０に出力アナログ信号を
得るようにすることもできる。

又、デジタル信号混合演算回路１９の出力デジ
タル信号の一部がデジタル残響付加装置２２に供
給され、その各出力が各オンオフスイツチ１７′
を通じて各トーンコントロール回路１８に供給さ
れ、その出力がデジタル信号混合演算回路１９に
供給される。

このデジタル信号混合演算回路１９では、Ｓチ
ヤンネルの入力デジタル信号を混合してＴチヤン
ネルの出力デジタル信号を得るようにしており、
第４図について詳しく述べる如くSXTの行列要
素をデジタル信号として記憶するデジタル記憶装
置２７を具備している。２０はＳチヤンネルの入
力デジタル信号の所望の混合比に応じてSXTの
行列要素を決定して記憶装置２７に記憶せしめる
行列要素決定回路である。更にデジタル信号混合
演算回路１９にはＳチヤンネルの入力デジタル信
号とデジタル記憶装置２７より順次読出された行
列要素とをマトリクス演算するマトリクス演算回
路６７を具備している。

尚、デジタルトーンコントロール回路１８は、
ローカツト、ハイカツト、バス、トレブレ、プレ
ゼンス（臨場感）等の値を指定することにより例
えば第３図に示す如き種々の周波数−出力レベル
の特性を得ることができるようになつている。

次に第４図についてデジタル信号混合演算回路
１９及び行列要素決定回路２０の詳細について説
明する。４９は行列要素決定回路２０に設けられ
たアナログ信号混合回路で、入力端子４９−Ｉ１
〜４９−ISにＳチヤンネルの入力アナログ信号を
供給して出力端子４９−Ｏ１〜４９−OTに所望
の混合比のＴチヤンネルの出力アナログ信号を得
るようにしており、具体回路の一例は後述する第
８図に図示してある。そして、本発明ではこのア
ナログ信号混合回路４９をブラツクボツクスとし
て考え、入力アナログ信号VI₁〜VI_Sと出力アナ
ログ信号VO₁〜VO_Tとの間の関係を次式の如く行
列式で表わし、混合回路４９の特性を行列〔Ａ〕
で表わす。

VO₁ VO₂ 〓 VO_T＝〔Ａ〕VI₁ VI₂ 〓 VI_S ……(1) 〔A〕＝A_1,1 A_2,1 〓 A_T,1 A_1,2 A_2,2 〓 A_T,2 … … … A_1,S A_2,S 〓 A_T,S ……(2) 尚、入力オフセツトや温度ドリフトがある場合
は、入力アナログ信号VI₁〜VI_Sの全部をＯ（ボル
ト）にしたときの出力アナログ電圧をVO₁′〜
VO_T′として、(1)式を次式の如く設定すれば良い。

VO₁−VO₁′ VO₂−VO₂′ 〓 VO_T−VO_T′＝〔Ａ〕VI₁ VI₂ 〓 VI_S ……(3) しかし、ここでは簡単なため、(1)式を採用して
おく。

ここで行列〔Ａ〕のSXTの要素を知るには、
入力アナログ信号VI₁〜VI_Sの一つを順次１（ボル
ト）にし、他をＯ（ボルト）にして出力アナログ
電圧VO₁〜VO_Tを測定すれば良いことが解る。そ
して、この行列〔Ａ〕の各要素の電圧（アナログ
電圧）をデジタル信号に変換し、之をデジタル記
憶装置２７に供給して記憶せしめる。

さて、行列要素決定回路２０について詳しく説
明する。４８はアナログ信号混合回路４９に対す
る駆動回路である。この駆動回路４８ではその各
入力端子４８−Ｉ１〜４８−IS及び出力端子４８
−Ｏ１〜４８−OS間に夫々図示の如き駆動回路
が設けられている。この駆動回路は例えばMOS
形電界効果トランジスタQ₁、Q₂、インバータ６
６から成り、入力端子４８−Ｉ１〜４８ISに供給
される入力信号「１」、「０」に応じて出力端子４
８−Ｏ１〜４８OSに電源＋Ｂよりの１ボルトの
電圧が出力されるか接地電位、即ちＯボルトが得
られるかのいずれかになるようにしている。即
ち、入力信号が「１」ならトランジスタQ₁がオ
ン、トランジスタQ₂がオフとなつて１ボルトの
電圧が出力され、入力信号が「Ｏ」ならトランジ
スタQ₁がオフ、トランジスタQ₂がオンとなつて
Ｏボルトの電圧が出力される。

４７は走査パルス発生回路（デコーダ）で、之
に供給されるクロツク信号によつて駆動されてそ
の出力端子４７−Ｏ１〜４７−OSに順次循環的
に出力「１」が出力されるようになされている。
尚、走査パルス発生回路４７の出力端子４７−
OS及び之を除く任意の出力端子４７−OCに得ら
れた出力は駆動回路４８の入力端子４８−Ｉ１及
び出力端子４８−Ｉ（Ｃ＋１）に夫々供給される
ようになされている。

５０はアナログ信号混合回路４９の出力が供給
される例えば12ビツトのＡ−Ｄ変換器で、回路４
９の各出力端子に夫々接続されたＴ個のＡ−Ｄ変
換器５０−１〜５０−Ｔから成つている。５１は
Ａ−Ｄ変換器５０の出力が供給されるラツチ回路
で、Ａ−Ｄ変換器５０−１〜５０−Ｔに対応した
Ｔ個のラツチ回路５１−１〜５１−Ｔから成つて
いる。５２−１〜５２−Ｔはラツチ回路５１−１
〜５１−Ｔの各出力端子で、同時に行列要素決定
回路２０の出力端子となる。

次にクロツク回路６８について説明する。之よ
りのクロツク信号は行列要素決定回路２０のみな
らずデジタル信号混合演算回路１９にても一部利
用される。４０はクロツク発生回路で、例えば
2MHzの第５図Ａに示す如きデユーテイー50％の
矩形波クロツクパルス（第１のクロツクパルス）
を発生する。この第１のクロツクパルスはＳ進
（例えばＳ＝40）のカウンタ４１に供給される。
カウンタ４１では第５図Ｂに示す如く１、２、
…、Ｓと計数され、Ｓを計数する毎に第５図Ｃに
示す如き第２のクロツクパルス（周波数が50k
Hz）が出力される。第５図Ｄにこの第２のクロツ
クパルスを時間軸を縮めて再度示す。この第２の
クロツクパルスはＵ進（例えばＵ＝50）のカウン
タ４２に供給される。カウンタ４２では第５図Ｅ
に示す如く１、２、…、Ｕと計数され、Ｕを計数
する毎に第５図Ｇに示す如き第３のクロツクパル
ス（周波数が1kHz）が出力され、之がＳ進（即
ちＳ＝40）のカウンタ４３に供給される。カウン
タ４３では第５図Ｈに示す如く…Ｃ−１、Ｃ、Ｃ
＋１、…と計数されて、之より第４のクロツクパ
ルス（周波数が25Hz）が出力され、之が走査パル
ス発生回路４７に供給される。

第５図Ｉ及びＪは夫々アナログ信号混合回路４
９の入力端子４９−（Ｃ＋１），４９−（Ｃ＋２）
への入力電圧の波形を示す。第５図Ｋはアナログ
信号混合回路４９の出力端子４９−０（Ｃ＋１）
の出力電圧の波形を示し、之は入力端子４９−Ｉ
（Ｃ＋１）に供給される入力電圧の立上り後所定
のセトリング時間後一定電圧に達する。第５図Ｌ
はＡ−Ｄ変換器５０−（Ｃ＋１）の出力波形を示
す。この場合、カウンタ４２の出力がデコーダ４
４に供給され、カウンタ４２の１〜Ｕの計数中Ｖ
（１＜Ｖ＜Ｕ）を計数したとき、デコーダ４４か
ら第５図Ｆに示す如きスタートパルスが得られ
て、之がＡ−Ｄ変換器５０に供給されることによ
りＡ−Ｄ変換が行なわれる。又、カウンタ４２よ
りの第３のクロツクパルス（第５図Ｇ）がラツチ
回路５１に供給されることによりその第３のクロ
ツクパルスのタイミングでＡ−Ｄ変換器５０｛例
えば５０−（Ｃ＋１）｝の内容がラツチ回路５１
｛従つて５１−（Ｃ＋１）｝に（第５図Ｍに示す如
く）ラツチされる。

かくして、アナログ信号混合回路４９の入力端
子４９−Ｉ１〜４９ISに順次１ボルトの電圧を供
給すれば、行列〔Ａ〕の各要素のＡ−Ｄ変換され
たものがラツチ回路５１−１〜５１−Ｔにラツチ
されることになる。この１サイクルの処理時間
は、アナログ信号混合回路４９を手動調整した後
50ｍsec程度の短かい時間である。

そして、ラツチ回路５１の内容がデジタル信号
混合演算回路１９のデジタル記憶装置２７に供給
されて記憶される。次にデジタル信号混合演算回
路１９について説明する。デジタル記憶装置２７
はＴ個の夫々Ｓ段のシフトレジスタ２７−１〜２
７−Ｔから成り、夫々入力端子２７−Ｉ１〜２７
−IT及び出力端子２７−Ｏ１〜２７−OTを有す
る。１段のシフトレジスタは例えば12ビツトであ
る。このデジタル記憶装置２７はクロツク発生回
路４０よりの第１のクロツクパルスによつて制御
される。

そして、行列要素決定回路２０の各ラツチ回路
５１−１〜５１−Ｔの出力が夫々書込み論理回路
５３−１〜５３−Ｔを通じてデジタル記憶装置２
７の各入力端子２７−Ｉ１〜２７−ITに供給さ
れる。書込み論理回路５３−１〜５３−Ｔは同じ
構成なので、書込み論理回路５３−１を代表させ
て説明する。

引算器５４に於てラツチ回路５１−１の出力か
らデジタル記憶装置２７のシフトレジスタ２７−
１の出力が差し引かれ、その差し引き出力がデコ
ーダ５５，５６に供給される。デコーダ５５，５
６は引算器５４の出力が夫々＋１、−１であつた
とき出力を出す回路である。デコーダ５５，５６
の各出力はオア回路５７−インバータ５８を通じ
てアンド回路５９に供給される。又、行列要素決
定回路２０に於てカウンタ４１及び４３よりの各
クロツクパルスがエクスクルーシブオア回路４５
に供給され、その出力がインバータ４６を通じて
アンド回路５９に供給される。そして、ラツチ回
路５１−１の出力とアンド回路５９の出力とがア
ンド回路６０に供給される。又、デジタル記憶装
置２７の出力端子２７−Ｏ１の出力とアンド回路
５９の出力のインバータ６１を通じたものとがア
ンド回路６２に供給される。そして、アンド回路
６０，６２の出力がオア回路６３を通じてデジタ
ル記憶装置２７のシフトレジスタ２７−１の入力
端子２７−Ｉ１に供給される。

この書込み論理回路５３−１，…，５３−Ｔは
次のように動作する。カウンタ４１，４３の内容
が一致したときは、インバータ４６の出力側に
「１」が得られ、デジタル記憶装置２７の入力端
子２７−Ｉ１〜２７−ITに、ラツチ回路５１−
１〜５１−Ｔの出力又はデジタル記憶装置２７の
出力端子２７−Ｏ１〜２７−OTの出力が供給さ
れる。そして、ラツチ回路５１−１〜５１−Ｔの
各出力とデジタル記憶装置２７の出力端子２７−
Ｏ１〜２７−OTとの出力差がLSBの＋１又は−
１倍のいずれかである場合は、ラツチ回路５１−
１〜５１−Ｔの出力は雑音を含んでいると見做し
てデジタル記憶装置２７の出力端子２７−Ｏ１〜
２７−OTの出力をそのまま入力端子２７−Ｉ１
〜２７−ITに供給し、出力差がLSBの＋１又は
−１倍のいずれでもない場合はラツチ回路５１−
１〜５１−Ｔの出力は雑音を含んでいないものと
見做してラツチ回路５１−１〜５１−Ｔの出力を
デジタル記憶装置２７の入力端子２７−Ｉ１〜２
７−ITに供給するようにする。

このような書込み論理回路５３−１〜５３−Ｔ
を設けることにより、行列要素決定回路２０のＡ
−Ｄ変換器５０に於て、第６図に示す如くアナロ
グ入力電圧が量子化境界電圧値付近であつたと
き、わずかな入力雑音によつてデジタル出力が例
えばコードｍとｍ＋１との間を変動してデジタル
出力に雑音が混入するのが回避される。

尚、ラツチ回路５１の出力に雑音が含まれてい
ない場合でも、デコーダ５５又は５６から出力が
得られる場合があり、この場合でもデジタル記憶
装置２７の出力端子２７−Ｏ１〜２７−OTの出
力がその入力端子２７−Ｉ１〜２７−ITに供給
されるが、ラツチ回路５１−１〜５１−Ｔの出力
と出力端子２７−Ｏ１〜２７−OTの出力との差
はせいぜいLSBの±１倍程度なので、この差は
無視し得、しかもむしろデジタル記憶装置２７へ
のデジタル入力の変更に伴う変調雑音による音質
劣化を回避し得るので好ましい。

２６はミキシングすべきＳチヤンネルの入力デ
ジタル信号CH₁〜CH_S（第２のクロツクパルスと
同期した信号）を入力端子２５−１〜２５−Ｓに
供給して並列−直列変換する16ビツトのロード及
びシフトレジスタで、Ｓ段のレジスタ２６−１〜
２６−Ｓから成る。このレジスタ２６には次のよ
うな信号が供給される。先ずクロツク発生回路４
０からの第１のクロツクパルス（第７図Ａ）がレ
ジスタ２６に供給される。カウンタ４１のコード
内容（第７図Ｂ）がデコーダ３６に供給され、コ
ードＳがカウンタ４１で得られたときデコーダ３
６から検出信号（第７図Ｄ）が得られてレジスタ
２６にロードパルス（第７図Ｆ）として供給され
ると共に、この検出信号がインバータ３７で位相
反転されたものがレジスタ２６にシフトレジスタ
（第７図Ｇ）として供給される。尚、第７図Ｃは
カウンタ４１よりの第２のクロツクパルスを示
す。

２８はＴ個の16ビツトの掛算器２８−１〜２８
−Ｔから成る掛算器で、之等に夫々デジタル記憶
装置２７の出力端子２７−Ｏ１〜２７−OTより
の出力（第７図Ｉ）が順次供給されて、夫々レジ
スタ２６の出力CH₁〜CH_S（第７図Ｈ）と掛算さ
れる。掛算器２８−１〜２８−Ｔの出力が夫々16
ビツトの加算器２９｛２９−１〜２９−Ｔ｝に供
給される。そして加算器２９−１〜２９−Ｔの出
力が夫々16ビツトのアキユムレータ３３｛３３−
１〜３３−Ｔ｝に供給される。アキユムレータ３
３−１〜３３−Ｔは第１のクロツクパルスにより
制御される。又、アキユムレータ３３−１〜３３
−Ｔの出力が夫々アンド回路３２｛３２−１〜３
２−Ｔ｝に供給される。カウンタ４１のコード内
容がデコーダ３０に供給され、コード１がカウン
タ４１で得られたときデコーダ３０から検出信号
（第７図Ｅ）が得られ、之がインバータ３１を介
してアンド回路３２｛３２−１〜３２−Ｔ｝に共
通に供給される。そして、このアンド回路３２−
１〜３２−Ｔの出力が夫々加算器２９−１〜２９
−２に供給される。

アキユムレータ３３−１〜３３−Ｔの出力（第
７図Ｊ）は夫々16ビツトのラツチ回路３４｛３４
−１〜３４−Ｔ｝に供給され、出力端子３５−１
〜３５−Ｔに出力デジタル信号（第７図Ｋ）が得
られる。ラツチ回路３４−１〜３４−Ｔは第１の
クロツクパルス及びデコーダ３０の出力により制
御される。

尚、掛算器２８、加算器２９、アンド回路３２
及びアキユムレータ３３にてマトリクス演算回路
６７が構成される。

次に第８図を参照して、第４図のアナログ信号
混合回路４９の一具体例について説明する。尚、
この第８図のアナログ信号混合回路は公知の回路
であるので、第４図の実施例との関連に於て簡単
に説明する。

７０，７１はフエーダ及びレベル調整器、７２
はパンポツト（パノラミツクポテンシヨメータ、
７３はインバータ、７４は合成器であつて、夫々
凡例に示すような回路構成を採つている。７５，
７６は入力アナログ信号の入力端子であつて、
夫々Ｋ（＝32）個のライン信号入力端子７５と、
Ｌ（＝８）個のエコーリターン信号（第２図のデ
ジタル残響付加装置２２に対応して設けられたア
ナログ残響付加装置（図示せず）よりの出力信号
である）入力端子７６から成つている。７７〜８
１は出力アナログ信号の出力端子であつて、Ｍ
（＝24）個のマルチチヤンネル信号出力端子、Ｎ
（＝４）個の４チヤンネル信号出力端子、Ｑ（＝
４）個のエコーセンド信号（上述のアナログ残響
付加装置への入力信号となる）出力端子、Ｒ（＝
４）個のキユーセンド信号出力端子及びＰ（＝２）
個のソロ信号出力端子から成つている。尚、キユ
ーセンドはヘツドフオンへの信号の送出、ソロは
例えばアナウンサの声の信号を夫々意味する。８
２はＫ個の入力端子７５に夫々接続されたＫ個の
入力回路、８３はＬ個の入力端子７６に夫々接続
されたＬ個の入力回路、８４はＭ個の出力回路で
ある。SW₁〜SW₁₃は切換スイツチである。SW₁
は位相反転切換スイツチ、SW₂，SW₃は前後切換
スイツチ、SW₄はチヤンネル奇偶及びチヤンネル
ミユーテイングスイツチ、SW₅はバス選択スイツ
チ、SW₆はソロ選択スイツチ、SW₇は４チヤンネ
ル選択スイツチ、SW₈はソロ選択スイツチ、SW₉
は前後切換スイツチ、SW₁₀は位相反転切換スイ
ツチ、SW₁₁はチヤンネルミユーテイングスイツ
チ、SW₁₂はチヤンネル選択スイツチ、SW₁₃は
１／Ｄ選択スイツチである。

上述せる本発明によれば、操作手段の操作に応
じて係数データを変更し記憶装置の行列要素を書
き換えるようにしたので、従来のアナログ・ミキ
シング装置と同様の感覚で操作でき、混合比を自
由に選択することができる。また、デジタル信号
のままで直接ミキシングを行なうようにしたの
で、冒頭に述べた如き種々の雑音の混入のないデ
ジタル信号ミキシング装置を得ることができる。
又、デジタル信号のままで直接ミキシングを行な
うにも拘らず、そのミキシングを入力デジタル信
号をマトリクス演算して行なうので、構成が簡単
となると共に、ミキシング状態の可変も容易とな
る。

【図面の簡単な説明】

第１図は従来のデジタル信号ミキシング装置を
示すブロツク線図、第２図は本発明の一実施例を
示すブロツク線図、第３図は特性曲線図、第４図
は第２図の一部の具体構成を示すブロツク線図、
第５図は波形図、第６図は特性曲線図、第７図は
波形図、第８図は第２図の一部の具体構成を示す
ブロツク線図である。１９はデジタル信号混合演算回路、２０は行列
要素決定回路、２７はデジタル記憶装置、６７は
マトリクス演算回路である。

Claims

【特許請求の範囲】１Ｓチヤンネル（Ｓは正の整数）のデジタル入
力信号を互いに混合してＴチヤンネル（Ｔは正の
整数）のデジタル出力信号を得るようにしたデジ
タル信号ミキシング装置において、混合比設定操作手段と、上記Ｓチヤンネルのデ
ジタル入力信号に対応するＳチヤンネルのアナロ
グ入力信号が上記混合比設定操作手段の位置また
は変化に応じて所望の混合比で互いに混合されて
Ｔチヤンネルのアナログ出力信号が得られるアナ
ログ信号混合回路と、このアナログ信号混合回路
の入出力関係を測定して上記混合比設定操作手段
の位置または変化に応じた混合係数を決定してＳ
×Ｔの行列要素のデジタル信号として出力する行
列要素決定回路と、このＳ×Ｔの行列要素のデジ
タル信号を記憶するデジタル記憶装置と、上記Ｓ
チヤンネルのデジタル入力信号と上記デジタル記
憶装置より順次読出された上記Ｓ×Ｔの行列要素
のデジタル信号とをマトリクス演算して上記Ｔチ
ヤンネルの出力デジタル信号を得るマトリクス演
算回路とを設けたことを特徴とするデジタル信号
ミキシング装置。