JPS6322087B2 - - Google Patents
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- JPS6322087B2 JPS6322087B2 JP54101695A JP10169579A JPS6322087B2 JP S6322087 B2 JPS6322087 B2 JP S6322087B2 JP 54101695 A JP54101695 A JP 54101695A JP 10169579 A JP10169579 A JP 10169579A JP S6322087 B2 JPS6322087 B2 JP S6322087B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H60/00—Arrangements for broadcast applications with a direct linking to broadcast information or broadcast space-time; Broadcast-related systems
- H04H60/02—Arrangements for generating broadcast information; Arrangements for generating broadcast-related information with a direct linking to broadcast information or to broadcast space-time; Arrangements for simultaneous generation of broadcast information and broadcast-related information
- H04H60/04—Studio equipment; Interconnection of studios
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Control Of Amplification And Gain Control (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stereophonic System (AREA)
Description
【発明の詳細な説明】
本発明はデジタル化されたオーデイオ信号のミ
キシング装置に適用して好適なデジタル信号ミキ
シング装置に関する。
キシング装置に適用して好適なデジタル信号ミキ
シング装置に関する。
デジタル化された複数チヤンネルのオーデイオ
信号を所望の混合比を以つて混合して、新らたな
デジタル化された複数チヤンネルのオーデイオ信
号を得るようにした従来のデジタル信号ミキシン
グ装置は、第１図のように構成されている。以下
に、先ずこの第１図を参照して従来のミキシング
装置について説明する。
信号を所望の混合比を以つて混合して、新らたな
デジタル化された複数チヤンネルのオーデイオ信
号を得るようにした従来のデジタル信号ミキシン
グ装置は、第１図のように構成されている。以下
に、先ずこの第１図を参照して従来のミキシング
装置について説明する。
即ち、複数チヤンネルの入力デジタル信号を各
入力端子１から各Ｄ−Ａ変換器２に供給して複数
チヤンネルの入力アナログ信号を得る。マイクロ
フオン信号等の他の複数のアナログ信号を各入力
端子３から各増幅器４に供給する。各Ｄ−Ａ変換
器２及び各増幅器４の各出力を各切換スイツチ５
により切換選択して各アナログトーンコントロー
ル回路６に供給する。各アナログトーンコントロ
ール回路６の出力をアナログ信号混合回路７に供
給する。アナログ信号混合回路７の一部の混合出
力をアナログ残響付加装置１１に供給し、その出
力をオンオフスイツチ５′を介してトーンコント
ロール回路６に供給し、その各出力をアナログ信
号混合回路７に再び供給する。混合回路７の出力
アナログ信号の一部を各Ａ−Ｄ変換器８に供給し
て、各出力端子９より複数の出力デジタル信号を
得る。尚、出力端子１０には出力アナログ信号が
そのまゝ得られる。
入力端子１から各Ｄ−Ａ変換器２に供給して複数
チヤンネルの入力アナログ信号を得る。マイクロ
フオン信号等の他の複数のアナログ信号を各入力
端子３から各増幅器４に供給する。各Ｄ−Ａ変換
器２及び各増幅器４の各出力を各切換スイツチ５
により切換選択して各アナログトーンコントロー
ル回路６に供給する。各アナログトーンコントロ
ール回路６の出力をアナログ信号混合回路７に供
給する。アナログ信号混合回路７の一部の混合出
力をアナログ残響付加装置１１に供給し、その出
力をオンオフスイツチ５′を介してトーンコント
ロール回路６に供給し、その各出力をアナログ信
号混合回路７に再び供給する。混合回路７の出力
アナログ信号の一部を各Ａ−Ｄ変換器８に供給し
て、各出力端子９より複数の出力デジタル信号を
得る。尚、出力端子１０には出力アナログ信号が
そのまゝ得られる。
しかしながら、かかる従来のデジタル信号ミキ
シング装置は次のような欠点がある。即ち、Ｄ−
Ａ変換器及びＡ−Ｄ変換器を使用しているので、
Ａ−Ｄ変換器の出力に量子化雑音が混入する。ア
ナログ信号の状態でミキシングを行なうので、ア
ナログ信号混合回路の入出力特性の非線形に基づ
く歪が発生し、又、アナログ信号混合回路は外来
ノイズの影響を受け易いので、之に基づくノイズ
もその出力に混入する。
シング装置は次のような欠点がある。即ち、Ｄ−
Ａ変換器及びＡ−Ｄ変換器を使用しているので、
Ａ−Ｄ変換器の出力に量子化雑音が混入する。ア
ナログ信号の状態でミキシングを行なうので、ア
ナログ信号混合回路の入出力特性の非線形に基づ
く歪が発生し、又、アナログ信号混合回路は外来
ノイズの影響を受け易いので、之に基づくノイズ
もその出力に混入する。
かかる点に鑑み、本発明はデジタル信号を直接
ミキシングすることにより、上述の欠点を除去し
たデジタル信号ミキシング装置を提案せんとする
ものである。
ミキシングすることにより、上述の欠点を除去し
たデジタル信号ミキシング装置を提案せんとする
ものである。
以下に第２図及びその一部を詳細に図示した第
４図及び第６図等を参照して本発明をその実施例
につき詳細に説明する。尚、第２図及び第４図に
於て、第１図と対応する部分には同一符号を付し
て説明する。先ず、第２図について説明する。３
ａ，３ｂは複数の入力アナログ信号の入力端子
で、前者はマイクロフオン信号入力端子、後者は
補助入力端子である。４はマイクロフオン信号を
増幅する増幅器である。各入力端子３ａ，３ｂよ
りの各入力アナログ信号は各切換スイツチ１５に
より切換えられて各サンプルホールド回路及びＡ
−Ｄ変換器１６に供給される。各入力端子１から
の各入力デジタル信号と各サンプルホールド回路
及びＡ−Ｄ変換器１６よりのデジタル信号とが各
切換スイツチ１７によつて切換えられて各デジタ
ルトーンコントロール回路１８に供給され、その
出力たる各入力デジタル信号がデジタル信号混合
演算回路１９に供給される。そして、各出力端子
９に各出力デジタル信号が出力される。尚、出力
端子９の一部に破線にて示す如くＤ−Ａ変換器２
１を接続して、出力端子１０に出力アナログ信号
を得るようにすることもできる。
４図及び第６図等を参照して本発明をその実施例
につき詳細に説明する。尚、第２図及び第４図に
於て、第１図と対応する部分には同一符号を付し
て説明する。先ず、第２図について説明する。３
ａ，３ｂは複数の入力アナログ信号の入力端子
で、前者はマイクロフオン信号入力端子、後者は
補助入力端子である。４はマイクロフオン信号を
増幅する増幅器である。各入力端子３ａ，３ｂよ
りの各入力アナログ信号は各切換スイツチ１５に
より切換えられて各サンプルホールド回路及びＡ
−Ｄ変換器１６に供給される。各入力端子１から
の各入力デジタル信号と各サンプルホールド回路
及びＡ−Ｄ変換器１６よりのデジタル信号とが各
切換スイツチ１７によつて切換えられて各デジタ
ルトーンコントロール回路１８に供給され、その
出力たる各入力デジタル信号がデジタル信号混合
演算回路１９に供給される。そして、各出力端子
９に各出力デジタル信号が出力される。尚、出力
端子９の一部に破線にて示す如くＤ−Ａ変換器２
１を接続して、出力端子１０に出力アナログ信号
を得るようにすることもできる。
又、デジタル信号混合演算回路１９の出力デジ
タル信号の一部がデジタル残響付加装置２２に供
給され、その各出力が各オンオフスイツチ１７′
を通じて各トーンコントロール回路１８に供給さ
れ、その出力がデジタル信号混合演算回路１９に
供給される。
タル信号の一部がデジタル残響付加装置２２に供
給され、その各出力が各オンオフスイツチ１７′
を通じて各トーンコントロール回路１８に供給さ
れ、その出力がデジタル信号混合演算回路１９に
供給される。
このデジタル信号混合演算回路１９では、Ｓチ
ヤンネルの入力デジタル信号を混合してＴチヤン
ネルの出力デジタル信号を得るようにしている。
２０はＳチヤンネルの入力デジタル信号の所望の
混合比に応じてＳ×Ｔの行列要素を決定する行列
要素決定回路である。更にデジタル信号混合演算
回路１９にはＳチヤンネルの入力デジタル信号と
行列要素決定回路２０のラツチ回路５１より順次
読出されたデジタル化行列要素とをマトリクス演
算するマトリクス演算回路６７を具備している。
ヤンネルの入力デジタル信号を混合してＴチヤン
ネルの出力デジタル信号を得るようにしている。
２０はＳチヤンネルの入力デジタル信号の所望の
混合比に応じてＳ×Ｔの行列要素を決定する行列
要素決定回路である。更にデジタル信号混合演算
回路１９にはＳチヤンネルの入力デジタル信号と
行列要素決定回路２０のラツチ回路５１より順次
読出されたデジタル化行列要素とをマトリクス演
算するマトリクス演算回路６７を具備している。
尚、デジタルトーンコントロール回路１８は、
ローカツト、ハイカツト、バス、トレブレ、プレ
ゼンス（臨場感）等の特性値を指定することによ
り例えば第３図に示す如き種々の周波数−出力レ
ベルの特性を得ることができるようになつてい
る。
ローカツト、ハイカツト、バス、トレブレ、プレ
ゼンス（臨場感）等の特性値を指定することによ
り例えば第３図に示す如き種々の周波数−出力レ
ベルの特性を得ることができるようになつてい
る。
次に第４図についてデジタル信号混合演算回路
１９及び行列要素決定回路２０の詳細について説
明する。４９は行列要素決定回路２０に設けられ
たアナログ信号混合回路で、入力端子４９−Ｉ１
〜４９−ISにＳ（例えば４）チヤンネルの入力ア
ナログ信号を供給して出力端子４９−Ｏ１〜４９
−OTに所望の混合比のＴ（例えば４）チヤンネ
ルの出力アナログ信号を得るようにしており、具
体回路の一例は後述する第６図に図示してある。
そして、本発明ではこのアナログ信号混合回路４
９をブラツクボツクスとして考え、入力アナログ
信号VI1〜VISと出力アナログ信号VO1〜VOTと
の間の関係を次式の如く行列式で表わし、混合回
路４９の特性を行列〔Ａ〕で表わす。
１９及び行列要素決定回路２０の詳細について説
明する。４９は行列要素決定回路２０に設けられ
たアナログ信号混合回路で、入力端子４９−Ｉ１
〜４９−ISにＳ（例えば４）チヤンネルの入力ア
ナログ信号を供給して出力端子４９−Ｏ１〜４９
−OTに所望の混合比のＴ（例えば４）チヤンネ
ルの出力アナログ信号を得るようにしており、具
体回路の一例は後述する第６図に図示してある。
そして、本発明ではこのアナログ信号混合回路４
９をブラツクボツクスとして考え、入力アナログ
信号VI1〜VISと出力アナログ信号VO1〜VOTと
の間の関係を次式の如く行列式で表わし、混合回
路４９の特性を行列〔Ａ〕で表わす。
尚、入力オフセツトや温度ドリフトがある場合
は、入力アナログ信号VI1〜VISの全べてを０（ボ
ルト）にしたときの出力アナログ電圧をVO1′〜
VOT′と置けば、(1)式は次式の如く表わされる。
は、入力アナログ信号VI1〜VISの全べてを０（ボ
ルト）にしたときの出力アナログ電圧をVO1′〜
VOT′と置けば、(1)式は次式の如く表わされる。
しかし、ここでは簡単のため、(1)式を採用す
る。
る。
ここで行列〔Ａ〕のＳ×Ｔの要素を知るには、
入力アナログ信号VI1〜VISの一つを順次１（ボル
ト）にし、他を０（ボルト）にして出力アナログ
電圧VO1〜VOTを測定すれば良いことが解る。そ
して、この行列〔Ａ〕の各要素の電圧（アナログ
電圧）をデジタル信号に変換し、之をデジタル信
号混合演算回路１９に供給する。
入力アナログ信号VI1〜VISの一つを順次１（ボル
ト）にし、他を０（ボルト）にして出力アナログ
電圧VO1〜VOTを測定すれば良いことが解る。そ
して、この行列〔Ａ〕の各要素の電圧（アナログ
電圧）をデジタル信号に変換し、之をデジタル信
号混合演算回路１９に供給する。
さて、行列要素決定回路２０について詳しく説
明する。４８はアナログ信号混合回路４９に対す
る駆動回路である。この駆動回路４８ではその各
入力端子４８−Ｉ１〜４８−IS及び出力端子４８
−Ｏ１〜４８−OS間に夫々図示の如き駆動回路
が設けられている。この駆動回路は例えばMOS
形電界効果トランジスタQ1，Q2、インバータ６
６から成り、入力端子４８−Ｉ１〜４８−ISに供
給される入力信号「１」、「０」に応じて出力端子
４８−Ｏ１〜４８−OSに電源＋Ｂよりの１ボル
トの電圧が出力されるか接地電位、即ち０ボルト
が得られるかのいずれかになるようにしている。
即ち、入力信号が「１」ならトランジスタQ1が
オン、トランジスタQ2がオフとなつて１ボルト
の電圧が出力され、入力信号が「０」ならトラン
ジスタQ1がオフ、トランジスタQ2がオンとなつ
て０ボルトの電圧が出力される。
明する。４８はアナログ信号混合回路４９に対す
る駆動回路である。この駆動回路４８ではその各
入力端子４８−Ｉ１〜４８−IS及び出力端子４８
−Ｏ１〜４８−OS間に夫々図示の如き駆動回路
が設けられている。この駆動回路は例えばMOS
形電界効果トランジスタQ1，Q2、インバータ６
６から成り、入力端子４８−Ｉ１〜４８−ISに供
給される入力信号「１」、「０」に応じて出力端子
４８−Ｏ１〜４８−OSに電源＋Ｂよりの１ボル
トの電圧が出力されるか接地電位、即ち０ボルト
が得られるかのいずれかになるようにしている。
即ち、入力信号が「１」ならトランジスタQ1が
オン、トランジスタQ2がオフとなつて１ボルト
の電圧が出力され、入力信号が「０」ならトラン
ジスタQ1がオフ、トランジスタQ2がオンとなつ
て０ボルトの電圧が出力される。
４７は走査パルス発生回路（デコーダ）で、之
に供給されるカウンタ４３よりのコード信号によ
つて駆動されてその出力端子４７−Ｏ１〜４７−
OSに順次循環的に出力「１」が出力されるよう
になされている。尚、走査パルス発生回路４７の
出力端子４７−OS及び之を除く任意の出力端子
４７−OCに得られた出力は駆動回路４８の入力
端子４８−Ｉ１及び出力端子４８−Ｉ（Ｃ＋１）
に夫々供給されるようになされている。以上が行
列要素決定回路２０の要部である。
に供給されるカウンタ４３よりのコード信号によ
つて駆動されてその出力端子４７−Ｏ１〜４７−
OSに順次循環的に出力「１」が出力されるよう
になされている。尚、走査パルス発生回路４７の
出力端子４７−OS及び之を除く任意の出力端子
４７−OCに得られた出力は駆動回路４８の入力
端子４８−Ｉ１及び出力端子４８−Ｉ（Ｃ＋１）
に夫々供給されるようになされている。以上が行
列要素決定回路２０の要部である。
５０はアナログ信号混合回路４９の出力が供給
される例えば12ビツトのＡ−Ｄ変換器で、回路４
９の各出力端子に夫々接続されたＴ個のＡ−Ｄ変
換器５０−１〜５０−Ｔから成つている。５１は
Ａ−Ｄ変換器５０の出力が供給されるラツチ回路
で、Ａ−Ｄ変換器５０−１〜５０−Ｔに対応した
Ｔ個のラツチ回路５１−１〜５１−Ｔから成つて
いる。５２−１〜５２−Ｔはラツチ回路５１−１
〜５１−Ｔの各出力端子で、同時に行列要素決定
回路２０の出力端子となる。尚、Ａ−Ｄ変換器５
０の変換速度が高ければ高い程、入力デジタル信
号のチヤンネル数Ｓの上限を大にすることができ
る。
される例えば12ビツトのＡ−Ｄ変換器で、回路４
９の各出力端子に夫々接続されたＴ個のＡ−Ｄ変
換器５０−１〜５０−Ｔから成つている。５１は
Ａ−Ｄ変換器５０の出力が供給されるラツチ回路
で、Ａ−Ｄ変換器５０−１〜５０−Ｔに対応した
Ｔ個のラツチ回路５１−１〜５１−Ｔから成つて
いる。５２−１〜５２−Ｔはラツチ回路５１−１
〜５１−Ｔの各出力端子で、同時に行列要素決定
回路２０の出力端子となる。尚、Ａ−Ｄ変換器５
０の変換速度が高ければ高い程、入力デジタル信
号のチヤンネル数Ｓの上限を大にすることができ
る。
次にクロツクパルス発生回路６８について説明
する。之よりのクロツク信号は行列要素決定回路
２０のみならずデジタル信号混合演算回路１９に
ても一部利用される。４０は基準クロツクパルス
発生回路で、例えば1MHzの第５図Ａに示す如き
デユーテイー50％の矩形波クロツクパルス（第１
のクロツクパルス）を発生する。この第１のクロ
ツクパルスはＵ進（例えばＵ＝５）のカウンタ４
２に供給される。カウンタ４２では第５図Ｂに示
す如く１、２、……、Ｖ、……、Ｕと計数され、
Ｕを計数する毎に第５図Ｄに示す如き第２のクロ
ツクパルス（周波数が200kHz）が出力され、之
がＳ進（例えばＳ＝４）のカウンタ４３に供給さ
れる。カウンタ４３では第５図Ｅに示す如く１、
……、Ｃ、……Ｓと計数される。
する。之よりのクロツク信号は行列要素決定回路
２０のみならずデジタル信号混合演算回路１９に
ても一部利用される。４０は基準クロツクパルス
発生回路で、例えば1MHzの第５図Ａに示す如き
デユーテイー50％の矩形波クロツクパルス（第１
のクロツクパルス）を発生する。この第１のクロ
ツクパルスはＵ進（例えばＵ＝５）のカウンタ４
２に供給される。カウンタ４２では第５図Ｂに示
す如く１、２、……、Ｖ、……、Ｕと計数され、
Ｕを計数する毎に第５図Ｄに示す如き第２のクロ
ツクパルス（周波数が200kHz）が出力され、之
がＳ進（例えばＳ＝４）のカウンタ４３に供給さ
れる。カウンタ４３では第５図Ｅに示す如く１、
……、Ｃ、……Ｓと計数される。
又、カウンタ４２の出力がデコーダ４４に供給
され、カウンタ４２の１〜Ｕの計数中Ｖ（１＜Ｖ
＜Ｕ）を計数したとき、デコーダ４４から第５図
Ｃに示す如きスタートパルスが得られて、之がＡ
−Ｄ変換器５０に供給されることによりＡ−Ｄ変
換が行なわれる。更に、カウンタ４２よりの第２
のクロツクパルス（第５図Ｄ）がラツチ回路５１
に供給されることによりその第２のクロツクパル
スのタイミングでＡ−Ｄ変換器５０の内容がラツ
チ回路５１に（第５図Ｆに示す如く）ラツチされ
る。
され、カウンタ４２の１〜Ｕの計数中Ｖ（１＜Ｖ
＜Ｕ）を計数したとき、デコーダ４４から第５図
Ｃに示す如きスタートパルスが得られて、之がＡ
−Ｄ変換器５０に供給されることによりＡ−Ｄ変
換が行なわれる。更に、カウンタ４２よりの第２
のクロツクパルス（第５図Ｄ）がラツチ回路５１
に供給されることによりその第２のクロツクパル
スのタイミングでＡ−Ｄ変換器５０の内容がラツ
チ回路５１に（第５図Ｆに示す如く）ラツチされ
る。
かくして、アナログ信号混合回路４９の入力端
子４９−Ｉ１〜４９−ISに順次１ボルトの電圧を
供給すれば、行列〔Ａ〕の各要素のＡ−Ｄ変換さ
れたものがラツチ回路５１−１〜５１−Ｔにラツ
チされることになる。この１サイクルの処理時間
は、アナログ信号混合回路４９を手動調整した後
40ｍsec程度の短かい時間である。
子４９−Ｉ１〜４９−ISに順次１ボルトの電圧を
供給すれば、行列〔Ａ〕の各要素のＡ−Ｄ変換さ
れたものがラツチ回路５１−１〜５１−Ｔにラツ
チされることになる。この１サイクルの処理時間
は、アナログ信号混合回路４９を手動調整した後
40ｍsec程度の短かい時間である。
次にデジタル信号混合演算回路１９について説
明する。２６はミキシングすべきＳチヤンネルの
入力デジタル信号CH1〜CHSを入力端子２５−１
〜２５−Ｓに供給して並列−直列変換する16ビツ
トのロード及びシフトレジスタで、Ｓ段のレジス
タ２６−１〜２６−Ｓから成る。このレジスタ２
６には次のような信号が供給される。カウンタ４
２よりの第２のクロツクパルス（第５図Ｄ）がレ
ジスタ２６に供給される。走査パルス発生回路４
７の出力端子４７−OSよりの出力がレジスタ２
６にロードパルス（第５図Ｇ）として供給される
と共に、この出力のインバータ３７で位相反転さ
れたものがレジスタ２６にシフトパルスとして供
給される。
明する。２６はミキシングすべきＳチヤンネルの
入力デジタル信号CH1〜CHSを入力端子２５−１
〜２５−Ｓに供給して並列−直列変換する16ビツ
トのロード及びシフトレジスタで、Ｓ段のレジス
タ２６−１〜２６−Ｓから成る。このレジスタ２
６には次のような信号が供給される。カウンタ４
２よりの第２のクロツクパルス（第５図Ｄ）がレ
ジスタ２６に供給される。走査パルス発生回路４
７の出力端子４７−OSよりの出力がレジスタ２
６にロードパルス（第５図Ｇ）として供給される
と共に、この出力のインバータ３７で位相反転さ
れたものがレジスタ２６にシフトパルスとして供
給される。
２８はＴ個の16ビツトの掛算器２８−１〜２８
−Ｔから成る掛算器で、之等に夫々ラツチ回路５
１の出力端子５２−１〜５２−Ｔよりの出力（第
５図Ｆ）が順次供給されて、夫々レジスタ２６の
出力CH1，……CHC，……，CHS（第５図Ｉ）と
掛算される。掛算器２８−１〜２８−Ｔの各32ビ
ツトの出力が夫々32ビツトの加算器２９，２９−
１〜２９−Ｔに供給される。そして加算器２９−
１〜２９−Ｔの出力が夫々32ビツトのアキユムレ
ータ３３，３３−１〜３３−Ｔに供給される。ア
キユムレータ３３−１〜３３−Ｔは第２のクロツ
クパルスにより制御される。又、アキユムレータ
３３−１〜３３−Ｔの出力が夫々アンド回路３
２，３２−１〜３２−Ｔに供給される。走査パル
ス発生回路４７の出力端子４７−Ｏ１よりの出力
（第５図Ｈ）がインバータ３１を介してアンド回
路３２，３２−１〜３２−Ｔに共通に供給され
る。そして、このアンド回路３２−１〜３２−Ｔ
の出力が夫々加算器２９−１〜２９−Ｔに供給さ
れる。
−Ｔから成る掛算器で、之等に夫々ラツチ回路５
１の出力端子５２−１〜５２−Ｔよりの出力（第
５図Ｆ）が順次供給されて、夫々レジスタ２６の
出力CH1，……CHC，……，CHS（第５図Ｉ）と
掛算される。掛算器２８−１〜２８−Ｔの各32ビ
ツトの出力が夫々32ビツトの加算器２９，２９−
１〜２９−Ｔに供給される。そして加算器２９−
１〜２９−Ｔの出力が夫々32ビツトのアキユムレ
ータ３３，３３−１〜３３−Ｔに供給される。ア
キユムレータ３３−１〜３３−Ｔは第２のクロツ
クパルスにより制御される。又、アキユムレータ
３３−１〜３３−Ｔの出力が夫々アンド回路３
２，３２−１〜３２−Ｔに供給される。走査パル
ス発生回路４７の出力端子４７−Ｏ１よりの出力
（第５図Ｈ）がインバータ３１を介してアンド回
路３２，３２−１〜３２−Ｔに共通に供給され
る。そして、このアンド回路３２−１〜３２−Ｔ
の出力が夫々加算器２９−１〜２９−Ｔに供給さ
れる。
アキユムレータ３３−１〜３３−Ｔの出力（第
５図Ｊ）の各上位16ビツトは夫々16ビツトのラツ
チ回路３４，３４−１〜３４−Ｔに供給され、出
力端子３５−１〜３５−Ｔに出力デジタル信号
（第５図Ｋ）が得られる。ラツチ回路３４−１〜
３４−Ｔは第２のクロツクパルス及び走査パルス
発生回路４７の出力端子４７−Ｏ１よりの出力
（第５図Ｈ）により制御される。
５図Ｊ）の各上位16ビツトは夫々16ビツトのラツ
チ回路３４，３４−１〜３４−Ｔに供給され、出
力端子３５−１〜３５−Ｔに出力デジタル信号
（第５図Ｋ）が得られる。ラツチ回路３４−１〜
３４−Ｔは第２のクロツクパルス及び走査パルス
発生回路４７の出力端子４７−Ｏ１よりの出力
（第５図Ｈ）により制御される。
尚、掛算器２８、加算器２９、アンド回路３２
及びアキユムレータ３３にてマトリクス演算回路
６７が構成される。
及びアキユムレータ３３にてマトリクス演算回路
６７が構成される。
次に第６図を参照して、第４図に於けるアナロ
グ信号混合回路４９の一具体例について説明す
る。尚、この第６図のアナログ信号混合回路は公
知の回路であるので、第４図の実施例との関連に
於て簡単に説明する。
グ信号混合回路４９の一具体例について説明す
る。尚、この第６図のアナログ信号混合回路は公
知の回路であるので、第４図の実施例との関連に
於て簡単に説明する。
７０，７１はフエーダ及びレベル調整器、７２
はパンポツト（パノラミツクポテンシヨメータ）、
７３はインバータ、７４は合成器であつて、夫々
凡例に示すような回路構成を採つている。７５，
７６は入力アナログ信号の入力端子であつて、
夫々Ｋ個のライン信号入力端子７５と、Ｌ個のエ
コーリターン信号（第２図のデジタル残響付加装
置２２に対応して設けられたアナログ残響付加装
置（図示せず）よりの出力信号である）入力端子
７６から成つている。７７〜８１は出力アナログ
信号の出力端子であつて、Ｍ個のマルチチヤンネ
ル信号出力端子、Ｎ個の４チヤンネル信号出力端
子、Ｑ個のエコーセンド信号（上述のアナログ残
響付加装置への入力信号となる）出力端子、Ｒ個
のキユーセンド信号出力端子及びＰ個のソロ信号
出力端子から成つている。尚、キユーセンドは演
奏者用ヘツドフオンへの信号の送出、ソロは例え
ば各入出力信号のチエツク等に使用される。８２
はＫ個の入力端子７５に夫々接続されたＫ個の入
力回路、８３はＬ個の入力端子７６に夫々接続さ
れたＬ個の入力回路、８４はＭ個の出力回路であ
る。SW1〜SW13は切換スイツチである。SW1は
位相反転切換スイツチ、SW2，SW3は前後切換ス
イツチ、SW4はチヤンネル奇偶及びチヤンネルミ
ユーテイングスイツチ、SW5はバス選択スイツ
チ、SW6はソロ選択スイツチ、SW7は４チヤンネ
ル選択スイツチ、SW8はソロ選択スイツチ、SW9
は前後切換スイツチ、SW10は位相反転切換スイ
ツチ、SW11はチヤンネルミユーテイングスイツ
チ、SW12はチヤンネル選択スイツチ、SW13はソ
ロ選択スイツチである。
はパンポツト（パノラミツクポテンシヨメータ）、
７３はインバータ、７４は合成器であつて、夫々
凡例に示すような回路構成を採つている。７５，
７６は入力アナログ信号の入力端子であつて、
夫々Ｋ個のライン信号入力端子７５と、Ｌ個のエ
コーリターン信号（第２図のデジタル残響付加装
置２２に対応して設けられたアナログ残響付加装
置（図示せず）よりの出力信号である）入力端子
７６から成つている。７７〜８１は出力アナログ
信号の出力端子であつて、Ｍ個のマルチチヤンネ
ル信号出力端子、Ｎ個の４チヤンネル信号出力端
子、Ｑ個のエコーセンド信号（上述のアナログ残
響付加装置への入力信号となる）出力端子、Ｒ個
のキユーセンド信号出力端子及びＰ個のソロ信号
出力端子から成つている。尚、キユーセンドは演
奏者用ヘツドフオンへの信号の送出、ソロは例え
ば各入出力信号のチエツク等に使用される。８２
はＫ個の入力端子７５に夫々接続されたＫ個の入
力回路、８３はＬ個の入力端子７６に夫々接続さ
れたＬ個の入力回路、８４はＭ個の出力回路であ
る。SW1〜SW13は切換スイツチである。SW1は
位相反転切換スイツチ、SW2，SW3は前後切換ス
イツチ、SW4はチヤンネル奇偶及びチヤンネルミ
ユーテイングスイツチ、SW5はバス選択スイツ
チ、SW6はソロ選択スイツチ、SW7は４チヤンネ
ル選択スイツチ、SW8はソロ選択スイツチ、SW9
は前後切換スイツチ、SW10は位相反転切換スイ
ツチ、SW11はチヤンネルミユーテイングスイツ
チ、SW12はチヤンネル選択スイツチ、SW13はソ
ロ選択スイツチである。
上述せる本発明によれば、デジタル信号のまま
で直接ミキシングを行なうようにしたので、冒頭
に述べた如き種々の雑音の混入のないデジタル信
号ミキシング装置を得ることができる。又、デジ
タル信号のまゝで直接ミキシングを行なうにも拘
らず、そのミキシングを入力デジタル信号をマト
リクス演算して行なうので、構成が簡単となると
共に、ミキシング状態の可変も容易となる。
で直接ミキシングを行なうようにしたので、冒頭
に述べた如き種々の雑音の混入のないデジタル信
号ミキシング装置を得ることができる。又、デジ
タル信号のまゝで直接ミキシングを行なうにも拘
らず、そのミキシングを入力デジタル信号をマト
リクス演算して行なうので、構成が簡単となると
共に、ミキシング状態の可変も容易となる。
第１図は従来のデジタル信号ミキシング装置を
示すブロツク線図、第２図は本発明の一実施例を
示すブロツク線図、第３図は特性曲線図、第４図
は第２図の一部の具体構成を示すブロツク線図、
第５図は波形図、第６図は第４図の一部の具体構
成を示すブロツク線図である。 １９はデジタル信号混合演算回路、２０は行列
要素決定回路、５０はＡ−Ｄ変換器、５１はラツ
チ回路、６７はマトリクス演算回路である。
示すブロツク線図、第２図は本発明の一実施例を
示すブロツク線図、第３図は特性曲線図、第４図
は第２図の一部の具体構成を示すブロツク線図、
第５図は波形図、第６図は第４図の一部の具体構
成を示すブロツク線図である。 １９はデジタル信号混合演算回路、２０は行列
要素決定回路、５０はＡ−Ｄ変換器、５１はラツ
チ回路、６７はマトリクス演算回路である。
Claims (1)
- １ Ｓチヤンネル（Ｓは正の整数）のデジタル入
力信号を互いに混合してＴチヤンネル（Ｔは正の
整数）のデジタル出力信号を得るようにしたデジ
タル信号ミキシング装置に於いて、混合比設定操
作手段と、該混合比設定操作手段によつて設定さ
れる混合比に応じてＳ×Ｔの行列要素をアナログ
的に決定する行列要素決定回路と、該行列要素決
定回路の出力が供給されるＡ−Ｄ変換器と、該Ａ
−Ｄ変換器によつて得られるデジタル信号と上記
Ｓチヤンネルのデジタル入力信号とを演算して上
記Ｔチヤンネルのデジタル出力信号を得る演算回
路とを設けたことを特徴とするデジタル信号ミキ
シング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10169579A JPS5625814A (en) | 1979-08-09 | 1979-08-09 | Mixing unit for digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10169579A JPS5625814A (en) | 1979-08-09 | 1979-08-09 | Mixing unit for digital signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5625814A JPS5625814A (en) | 1981-03-12 |
| JPS6322087B2 true JPS6322087B2 (ja) | 1988-05-10 |
Family
ID=14307458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10169579A Granted JPS5625814A (en) | 1979-08-09 | 1979-08-09 | Mixing unit for digital signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5625814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241387U (ja) * | 1988-09-09 | 1990-03-22 | ||
| JPH0282887U (ja) * | 1988-12-16 | 1990-06-27 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277308A (ja) * | 1989-04-18 | 1990-11-13 | Yamaha Corp | デジタルミキシング回路 |
-
1979
- 1979-08-09 JP JP10169579A patent/JPS5625814A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241387U (ja) * | 1988-09-09 | 1990-03-22 | ||
| JPH0282887U (ja) * | 1988-12-16 | 1990-06-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5625814A (en) | 1981-03-12 |
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