JPH0423964B2 - - Google Patents
Info
- Publication number
- JPH0423964B2 JPH0423964B2 JP61056741A JP5674186A JPH0423964B2 JP H0423964 B2 JPH0423964 B2 JP H0423964B2 JP 61056741 A JP61056741 A JP 61056741A JP 5674186 A JP5674186 A JP 5674186A JP H0423964 B2 JPH0423964 B2 JP H0423964B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- amplifier
- latching
- pair
- bias current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Landscapes
- Manipulation Of Pulses (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ラツチング比較器、特に高周波動作
の可能なラツチング比較器に関する。
の可能なラツチング比較器に関する。
ラツチング比較器は、クロツク信号の第１部分
の終りに入力電圧が基準電圧を超えているときデ
ジタル出力信号を発生し、この出力信号をクロツ
ク信号の第２部分の間にその出力信号を現在の状
態としてラツチするものである。典型的な従来の
ラツチング比較器は、入力差動増幅器段とこれに
よつて駆動されるラツチング増幅器段とから成
り、ラツチング増幅器段には正帰還が施されてい
る。クロツクサイクルの第１部分の間にバイアス
電流が入力増幅器段に与えられ、クロツクサイク
ルの第２部分でバイアス電流はラツチング増幅器
に切換えられ、入力増幅器は非駆動状態になされ
る。
の終りに入力電圧が基準電圧を超えているときデ
ジタル出力信号を発生し、この出力信号をクロツ
ク信号の第２部分の間にその出力信号を現在の状
態としてラツチするものである。典型的な従来の
ラツチング比較器は、入力差動増幅器段とこれに
よつて駆動されるラツチング増幅器段とから成
り、ラツチング増幅器段には正帰還が施されてい
る。クロツクサイクルの第１部分の間にバイアス
電流が入力増幅器段に与えられ、クロツクサイク
ルの第２部分でバイアス電流はラツチング増幅器
に切換えられ、入力増幅器は非駆動状態になされ
る。
このような従来のラツチング比較器には次のよ
うな問題を有する。入力増幅器がオフのとき、即
ちクロツクサイクルの第２部分の間に入力容量は
大きい負電圧に充電されているので、入力電圧及
び基準電圧がこれらの入力容量を再充電するのに
時間がかかるということである。この充電時間の
存在のためクロツクサイクルの第１部分の長さを
あるリミツト以下にすることができず、回路の動
作周波数が制限されてしまう。更に他の問題は、
“ストローブ・キツクアウト”、即ち、バイアス電
流がオンまたはオフに切換わるとき第１段（入力
段）の寄生容量の充電または放電により第１段の
入力端に過渡信号が生じることである。
うな問題を有する。入力増幅器がオフのとき、即
ちクロツクサイクルの第２部分の間に入力容量は
大きい負電圧に充電されているので、入力電圧及
び基準電圧がこれらの入力容量を再充電するのに
時間がかかるということである。この充電時間の
存在のためクロツクサイクルの第１部分の長さを
あるリミツト以下にすることができず、回路の動
作周波数が制限されてしまう。更に他の問題は、
“ストローブ・キツクアウト”、即ち、バイアス電
流がオンまたはオフに切換わるとき第１段（入力
段）の寄生容量の充電または放電により第１段の
入力端に過渡信号が生じることである。
したがつて、入力容量の充電時間による応答遅
延及びストローブ・キツクアウトが最小限に抑え
られた高周波のラツチング比較器が望まれる。本
発明の目的は、入力容量の充電時間による応答遅
延が最小限に抑えられたラツチング比較器を提供
することである。
延及びストローブ・キツクアウトが最小限に抑え
られた高周波のラツチング比較器が望まれる。本
発明の目的は、入力容量の充電時間による応答遅
延が最小限に抑えられたラツチング比較器を提供
することである。
本発明の他の目的は、増幅器の寄生容量の充電
及び放電による入力へのストローブ過渡カツプリ
ングを最小にしたラツチング比較器を提供するこ
とである。
及び放電による入力へのストローブ過渡カツプリ
ングを最小にしたラツチング比較器を提供するこ
とである。
本発明の実施例によれば、ラツチング比較器
は、入力差動増幅器と、ラツチング差動増幅器と
を有し、ラツチング増幅器を流れるバイアス電流
が入力増幅器にも流れるように両者を積み重ね接
続したものである。入力差動増幅器の反転出力は
ラツチング増幅器の反転入力に正帰還され、入力
増幅器の非反転出力はラツチング増幅器の非反転
入力に正帰還される。ラツチング増幅器に帰還さ
れる２信号の差の大きさは、ラツチング増幅器を
完全に一方または他方に切換えるに必要な値より
小さい値に制限する。
は、入力差動増幅器と、ラツチング差動増幅器と
を有し、ラツチング増幅器を流れるバイアス電流
が入力増幅器にも流れるように両者を積み重ね接
続したものである。入力差動増幅器の反転出力は
ラツチング増幅器の反転入力に正帰還され、入力
増幅器の非反転出力はラツチング増幅器の非反転
入力に正帰還される。ラツチング増幅器に帰還さ
れる２信号の差の大きさは、ラツチング増幅器を
完全に一方または他方に切換えるに必要な値より
小さい値に制限する。
電流源からのバイアス電流は、直列接続された
入力増幅器及びラツチング増幅器の両方に流れる
か、またはラツチング増幅器をバイパスして入力
増幅器のみに流れるように選択される。バイアス
電流がラツチング増幅器をバイパスするとき、入
力増幅器の反転及び非反転出力電圧は、入力増幅
器の反転及び非反転入力端に入力された入力信号
及び基準信号の差に比例する。バイアス電流がラ
ツチング増幅器に流されるときには、入力増幅器
の出力の正帰還の働きによりラツチング増幅器
は、入力増幅器の最大出力を高電圧レベルのリミ
ツトに固定すると共に最小出力を低電圧レベルの
リミツトに固定する。入力増幅器の出力は、バイ
アス電流が再びラツチング増幅器から除去される
まで上述のような高及び低レベルに保持される。
バイアス電流がラツチング増幅器から除かれた後
は、出力レベルは元のとおり入力信号及び基準信
号の差によつて制御される。
入力増幅器及びラツチング増幅器の両方に流れる
か、またはラツチング増幅器をバイパスして入力
増幅器のみに流れるように選択される。バイアス
電流がラツチング増幅器をバイパスするとき、入
力増幅器の反転及び非反転出力電圧は、入力増幅
器の反転及び非反転入力端に入力された入力信号
及び基準信号の差に比例する。バイアス電流がラ
ツチング増幅器に流されるときには、入力増幅器
の出力の正帰還の働きによりラツチング増幅器
は、入力増幅器の最大出力を高電圧レベルのリミ
ツトに固定すると共に最小出力を低電圧レベルの
リミツトに固定する。入力増幅器の出力は、バイ
アス電流が再びラツチング増幅器から除去される
まで上述のような高及び低レベルに保持される。
バイアス電流がラツチング増幅器から除かれた後
は、出力レベルは元のとおり入力信号及び基準信
号の差によつて制御される。
バイアス電流は入力差動増幅器に常時流れるの
で、入力差動増幅器の入力容量はラツチサイクル
の間中、充電されている。したがつて、ラツチが
解除されたときの入力容量充電時間による入力差
動増幅器の応答遅延は殆どなくなる。また、入力
差動増幅器の寄生容量は常に充電されているの
で、負荷電流切換動作に続いて起こるストロー
ブ・キツクアウトも最小にできる。
で、入力差動増幅器の入力容量はラツチサイクル
の間中、充電されている。したがつて、ラツチが
解除されたときの入力容量充電時間による入力差
動増幅器の応答遅延は殆どなくなる。また、入力
差動増幅器の寄生容量は常に充電されているの
で、負荷電流切換動作に続いて起こるストロー
ブ・キツクアウトも最小にできる。
第２図は、本発明によるラツチング比較器１０
の一実施例の回路図である。ラツチング比較器１
０は、２状態クロツク（CLK）信号の第１の部
分、即ち高論理レベル部分の終りに入力電圧Vi
が基準電圧Vrefより大であるとき、デジタル出
力信号Voを発生するようになつている。出力信
号Voは、CLK信号の第２部分、即ち低論理レベ
ルの期間に現在の状態としてラツチされる。
の一実施例の回路図である。ラツチング比較器１
０は、２状態クロツク（CLK）信号の第１の部
分、即ち高論理レベル部分の終りに入力電圧Vi
が基準電圧Vrefより大であるとき、デジタル出
力信号Voを発生するようになつている。出力信
号Voは、CLK信号の第２部分、即ち低論理レベ
ルの期間に現在の状態としてラツチされる。
ラツチング比較器１０は、電界効果トランジス
タ（FET）Ｑ１及びＱ２を含む入力差動増幅器
１２と、FETQ３，Ｑ４、デジエネレーシヨン抵
抗Ｒ１，Ｒ２、交差接続されたクランプダイオー
ドＤ８，Ｄ９を含むラツチング差動増幅器１４を
有する。入力信号電圧Viは、入力増幅器１２の
非反転入力端子Ａ、即ちFETQ１のゲートに印加
され、基準電圧は、入力増幅器１２の反転入力端
子A′即ちFETQ２のゲートに印加される。入力
増幅器１２の端子Ｃ、C′（即ち夫々FETQ１，Ｑ
２のソース）は、ラツチング増幅器の反転及び非
反転出力端子Ｅ、E′（FETQ３，Ｑ４のドレイン）
に接続され、その結果、入力差動増幅器１２はラ
ツチング差動増幅器１４の上に“垂直に積み重
ね”られ、両増幅器１２及び１４には同一のバイ
アス電流が流れる。
タ（FET）Ｑ１及びＱ２を含む入力差動増幅器
１２と、FETQ３，Ｑ４、デジエネレーシヨン抵
抗Ｒ１，Ｒ２、交差接続されたクランプダイオー
ドＤ８，Ｄ９を含むラツチング差動増幅器１４を
有する。入力信号電圧Viは、入力増幅器１２の
非反転入力端子Ａ、即ちFETQ１のゲートに印加
され、基準電圧は、入力増幅器１２の反転入力端
子A′即ちFETQ２のゲートに印加される。入力
増幅器１２の端子Ｃ、C′（即ち夫々FETQ１，Ｑ
２のソース）は、ラツチング増幅器の反転及び非
反転出力端子Ｅ、E′（FETQ３，Ｑ４のドレイン）
に接続され、その結果、入力差動増幅器１２はラ
ツチング差動増幅器１４の上に“垂直に積み重
ね”られ、両増幅器１２及び１４には同一のバイ
アス電流が流れる。
入力増幅器１２の反転出力端子Ｂ（FETQ１の
ドレイン）は、ソースフオロアFETQ５のゲート
に接続され、FETQ５のソースは直列接続された
11個のダイオードＤ１を介してラツチング増幅器
１４の反転入力端子D′（FETQ４のゲート）に接
続される。同様に、入力増幅器１２の非反転出力
端子B′（FETQ２のドレイン）はソースフオロア
FETQ６のゲートに接続され、FETQ６のソース
は直列接続された11個のダイオードＤ２を介して
ラツチング増幅器１４の非反転入力端子Ｄ
（FETQ３のゲート）に接続される。ソースフオ
ロアFETQ５及びＱ６のソースは、２組のダイオ
ード（１組は２個のダイオードを含む）を介して
互いに接続される。即ち、ダイオード８の両アノ
ードはFETQ５のソースに、両カソードはFETQ
６のソースに接続される。同様に、ダイオード９
の両アノードはFETQ６のソースに、両カソード
はFETQ５のソースに接続される。
ドレイン）は、ソースフオロアFETQ５のゲート
に接続され、FETQ５のソースは直列接続された
11個のダイオードＤ１を介してラツチング増幅器
１４の反転入力端子D′（FETQ４のゲート）に接
続される。同様に、入力増幅器１２の非反転出力
端子B′（FETQ２のドレイン）はソースフオロア
FETQ６のゲートに接続され、FETQ６のソース
は直列接続された11個のダイオードＤ２を介して
ラツチング増幅器１４の非反転入力端子Ｄ
（FETQ３のゲート）に接続される。ソースフオ
ロアFETQ５及びＱ６のソースは、２組のダイオ
ード（１組は２個のダイオードを含む）を介して
互いに接続される。即ち、ダイオード８の両アノ
ードはFETQ５のソースに、両カソードはFETQ
６のソースに接続される。同様に、ダイオード９
の両アノードはFETQ６のソースに、両カソード
はFETQ５のソースに接続される。
第１電流源１６はFETQ３のゲートに、第２電
流源１８はFETQ４のゲートに夫々接続される。
FETQ５、ダイオードＤ１及び電流源１８は、入
力増幅器１２の出力端子Ｂの反転出力電圧Vo′を
緩衝・レベルシフトしてラツチング増幅器１４の
反転入力端子D′に帰還する手段２６を構成する。
同様に、FETQ６、ダイオードＤ２及び電流源１
６は、入力増幅器１２の出力端子B′の非反転出
力電圧Voを緩衝・レベルシフトしてラツチング
増幅器１４の入力端子Ｄに帰還する手段２８を構
成する。ダイオードＤ８及びＤ９は、ラツチング
増幅器１４の入力端子Ｄ、D′に現れる２信号の
差の大きさを制限する手段３４を構成する。
流源１８はFETQ４のゲートに夫々接続される。
FETQ５、ダイオードＤ１及び電流源１８は、入
力増幅器１２の出力端子Ｂの反転出力電圧Vo′を
緩衝・レベルシフトしてラツチング増幅器１４の
反転入力端子D′に帰還する手段２６を構成する。
同様に、FETQ６、ダイオードＤ２及び電流源１
６は、入力増幅器１２の出力端子B′の非反転出
力電圧Voを緩衝・レベルシフトしてラツチング
増幅器１４の入力端子Ｄに帰還する手段２８を構
成する。ダイオードＤ８及びＤ９は、ラツチング
増幅器１４の入力端子Ｄ、D′に現れる２信号の
差の大きさを制限する手段３４を構成する。
FETQ９のゲート及びソースは共に入力増幅器
１２の反転出力端子Ｂに接続され、FETQ１０の
ゲート及びソースは共に入力増幅器１２の非反転
出力端子B′に接続される。外部で発生された電
源電圧VdはFETQ９及びＱ１０のドレインに印
加される。直列接続された５個のダイオードＤ６
は、電源電圧Vdから増幅器１２の反転出力端子
Ｂへ順方向に接続され、同じく直列接続された５
個のダイオードＤ７は、電源電圧Vdから増幅器
１２の非反転出力端子B′に順方向に接続される。
１２の反転出力端子Ｂに接続され、FETQ１０の
ゲート及びソースは共に入力増幅器１２の非反転
出力端子B′に接続される。外部で発生された電
源電圧VdはFETQ９及びＱ１０のドレインに印
加される。直列接続された５個のダイオードＤ６
は、電源電圧Vdから増幅器１２の反転出力端子
Ｂへ順方向に接続され、同じく直列接続された５
個のダイオードＤ７は、電源電圧Vdから増幅器
１２の非反転出力端子B′に順方向に接続される。
ダイオードＤ３，Ｄ４，Ｄ５はFETQ１及びＱ
２の両ソースを結合する手段２４を構成する。
FETQ１のソース（増幅器１２の端子Ｃ）はダイ
オードＤ３のアノードに接続され、FETQ２のソ
ース（増幅器１２の端子C′）はダイオードＤ４の
アノードに接続される。ダイオードＤ３及びＤ４
のカソードは共にダイオードＤ５のアノードに接
続される。ダイオードＤ５のカソードはFETQ７
のドレインに接続される。FETQ３及びＱ４の両
ソース（ラツチング増幅器１４の端子Ｆ、F′）は
夫々抵抗Ｒ１，Ｒ２を介してFETQ８のドレイン
に接続され、FETQ７及びＱ８のソースは定バイ
アス電流源２０に接続される。高（論理１）また
は低（論理０）電圧であるCLK信号はFETQ７
のゲートに印加され、その相補クロツク（CLK′）
信号がFETQ８のゲートに印加される。
２の両ソースを結合する手段２４を構成する。
FETQ１のソース（増幅器１２の端子Ｃ）はダイ
オードＤ３のアノードに接続され、FETQ２のソ
ース（増幅器１２の端子C′）はダイオードＤ４の
アノードに接続される。ダイオードＤ３及びＤ４
のカソードは共にダイオードＤ５のアノードに接
続される。ダイオードＤ５のカソードはFETQ７
のドレインに接続される。FETQ３及びＱ４の両
ソース（ラツチング増幅器１４の端子Ｆ、F′）は
夫々抵抗Ｒ１，Ｒ２を介してFETQ８のドレイン
に接続され、FETQ７及びＱ８のソースは定バイ
アス電流源２０に接続される。高（論理１）また
は低（論理０）電圧であるCLK信号はFETQ７
のゲートに印加され、その相補クロツク（CLK′）
信号がFETQ８のゲートに印加される。
FETQ７及びＱ８は、協動して、スイツチ手段
２２として働く。スイツチ手段２２は、CLK信
号が低いとき電流源２０からFETQ３，Ｑ４の両
ソース（増幅器１４の端子Ｆ、F′）ヘバイアス電
流を供給し、CLK信号が高のとき電流源２０か
らダイオードＤ３，Ｄ４，Ｄ５を介してFETQ
１，Ｑ２の両ソース（増幅器１２の端子Ｃ、C′）
へバイアス電流を供給する。入力差動増幅器１２
は、ラツチング増幅器１４上に垂直に接続されて
いるので、電流源２０からのバイアス電流は、
CLK信号の状態に拘らず（CLK信号が高ならダ
イオードＤ３，Ｄ４，Ｄ５（結合手段２４）を通
つて、またCLK信号が低ならラツチング増幅器
１４を通つて）常に入力増幅器１２に流れる。
２２として働く。スイツチ手段２２は、CLK信
号が低いとき電流源２０からFETQ３，Ｑ４の両
ソース（増幅器１４の端子Ｆ、F′）ヘバイアス電
流を供給し、CLK信号が高のとき電流源２０か
らダイオードＤ３，Ｄ４，Ｄ５を介してFETQ
１，Ｑ２の両ソース（増幅器１２の端子Ｃ、C′）
へバイアス電流を供給する。入力差動増幅器１２
は、ラツチング増幅器１４上に垂直に接続されて
いるので、電流源２０からのバイアス電流は、
CLK信号の状態に拘らず（CLK信号が高ならダ
イオードＤ３，Ｄ４，Ｄ５（結合手段２４）を通
つて、またCLK信号が低ならラツチング増幅器
１４を通つて）常に入力増幅器１２に流れる。
CLK信号が高のとき、FETQ７がオンになり
FETQ１，Ｑ２の両ソースは夫々ダイオードＤ
３，Ｄ４を介して互いに結合され、ソース接地対
が構成される。このように接続されたFETQ１，
Ｑ２は、入力電圧Vi及び基準電圧Vrefの差に応
じて出力電圧Vo、V0′を制御する差動増幅器１２
を構成する。Vi＞Vrefならば、FETQ１に多く
のバイアス電流IBが流れてV0′は下降し、VoがVd
に向かつて上昇する。FETQ９及びダイオードＤ
６は負荷／レベルクランプ３０を構成する。即ち
FETQ９はFETQ１の負荷抵抗となり、クランプ
ダイオードＤ６はその順方向電圧降下によつて
V0′の下降の大きさを制限する。逆に、Vi＜Vref
ならば、FETQ２に多くの負荷電流が流れて、
FETQ１０及びクランプダイオードＤ７から成る
負荷／レベルクランプ３２によつて制限された範
囲でVoが降下しV0′が上昇する。CLKパルスが
高のとき、ラツチング増幅器１４の端子Ｆ、F′は
FETQ８によつて電流源２０から切り離されるの
でこの増幅器１４には負荷電流が流れず、出力電
圧Voへ与える影響はなくなる。このように、
CLK信号が高である期間、Vo及びV0′は負荷／
レベルクランプ３０，３２による制限内でVi及
びVrefの差の関数である。
FETQ１，Ｑ２の両ソースは夫々ダイオードＤ
３，Ｄ４を介して互いに結合され、ソース接地対
が構成される。このように接続されたFETQ１，
Ｑ２は、入力電圧Vi及び基準電圧Vrefの差に応
じて出力電圧Vo、V0′を制御する差動増幅器１２
を構成する。Vi＞Vrefならば、FETQ１に多く
のバイアス電流IBが流れてV0′は下降し、VoがVd
に向かつて上昇する。FETQ９及びダイオードＤ
６は負荷／レベルクランプ３０を構成する。即ち
FETQ９はFETQ１の負荷抵抗となり、クランプ
ダイオードＤ６はその順方向電圧降下によつて
V0′の下降の大きさを制限する。逆に、Vi＜Vref
ならば、FETQ２に多くの負荷電流が流れて、
FETQ１０及びクランプダイオードＤ７から成る
負荷／レベルクランプ３２によつて制限された範
囲でVoが降下しV0′が上昇する。CLKパルスが
高のとき、ラツチング増幅器１４の端子Ｆ、F′は
FETQ８によつて電流源２０から切り離されるの
でこの増幅器１４には負荷電流が流れず、出力電
圧Voへ与える影響はなくなる。このように、
CLK信号が高である期間、Vo及びV0′は負荷／
レベルクランプ３０，３２による制限内でVi及
びVrefの差の関数である。
CLK信号が低になると、FETQ７はオフ、
FETQ８はオンとなり、バイアス流IBはFETQ
３，Ｑ４に流れる。FETQ７がオフなので、
FETQ１，Ｑ２の両ソース（増幅器１２の端子
Ｃ、C′）は分離され、FETQ１，Ｑ２はもはや差
動増幅器の動作をしない。FETQ１，Ｑ３に流れ
る電流は、主にFETQ３，Ｑ４の両ゲート電圧の
差によつて制御され、FETQ１のゲートに印加さ
れるViの変化には殆ど影響されない。同様に、
FETQ２，Ｑ４に流れる電流は、Vrefの大きさ
は殆ど関係なく主にFETQ４，Ｑ３のゲート電圧
の差の関数になる。FETQ３及びＱ４がアクテイ
ブのとき、出力電圧Vo及びV0′の差は、ソースフ
オロアFETQ６，Ｑ５に緩衝され、ダイオードＤ
２，Ｄ１によりレベルシフトされ、更にダイオー
ドクランプＤ８，Ｄ９により制限されて、FETQ
３，Ｑ４に流れる電流を制御する。デジエネレー
シヨンソース抵抗Ｒ１，Ｒ２は、増幅器１４の利
得を減少させることにより、入力端子Ｄ及び
D′間に大電圧差が与えられない限り、ラツチン
グ増幅器１４の片側に全バイアス電流IBが流れる
ことのないようにするものである。更に、ダイオ
ードクランプＤ８及びＤ９はバイアス電流IBがす
べて片側に流れることのないようにラツチング増
幅器の入力端子Ｄ及びD′間の差電圧を制限する
ものである。CLK信号が低になつた瞬間に、Vi
＞Vrefならば、Vo＞V0′となるのでバツフア／レ
ベルシフタ２８を介してFETQ３のゲートに帰還
される電圧はFETQ４のゲートに帰還される電圧
より高くなり、よつてFETQ３はFETQ４より多
くの電流を流そうとし始め、V0′は下降、Voは上
昇し始める。この正帰還構成によつて、急速に
Voはその最大電圧レベルまで上昇し、V0′はダイ
オードクランプＤ８，Ｄ９及びデジエネレーシヨ
ン抵抗Ｒ１，Ｒ２によつて定まる最大電流差によ
つて決まる最低電圧レベルまで下降する。CLK
信号が低くなつた瞬間に逆に、Vi＜Vrefならば、
Vo＜V0′となるのでFETQ３のゲートへの帰還電
圧の方がFETQ４のゲートへの帰還電圧より低く
なり、FETQ３はFETQ４より少ない電流を流そ
うとし始め、各電圧リミツトに達するまでVoは
下降、V0′は上昇する。その後、Vrefに対してVi
がどのように変化しても、Vo及びV0′は各々のク
ランプされたリミツトから変化しない。即ち、
FETQ３及びＱ４はCLK信号が低の間、比較器
１０の出力状態をラツチする働きをする。しか
し、再度CLK信号が高になると、ラツチング増
幅器１４のラツチ機能は消滅しVo及びV0′の制御
は入力増幅器１２に戻される。
FETQ８はオンとなり、バイアス流IBはFETQ
３，Ｑ４に流れる。FETQ７がオフなので、
FETQ１，Ｑ２の両ソース（増幅器１２の端子
Ｃ、C′）は分離され、FETQ１，Ｑ２はもはや差
動増幅器の動作をしない。FETQ１，Ｑ３に流れ
る電流は、主にFETQ３，Ｑ４の両ゲート電圧の
差によつて制御され、FETQ１のゲートに印加さ
れるViの変化には殆ど影響されない。同様に、
FETQ２，Ｑ４に流れる電流は、Vrefの大きさ
は殆ど関係なく主にFETQ４，Ｑ３のゲート電圧
の差の関数になる。FETQ３及びＱ４がアクテイ
ブのとき、出力電圧Vo及びV0′の差は、ソースフ
オロアFETQ６，Ｑ５に緩衝され、ダイオードＤ
２，Ｄ１によりレベルシフトされ、更にダイオー
ドクランプＤ８，Ｄ９により制限されて、FETQ
３，Ｑ４に流れる電流を制御する。デジエネレー
シヨンソース抵抗Ｒ１，Ｒ２は、増幅器１４の利
得を減少させることにより、入力端子Ｄ及び
D′間に大電圧差が与えられない限り、ラツチン
グ増幅器１４の片側に全バイアス電流IBが流れる
ことのないようにするものである。更に、ダイオ
ードクランプＤ８及びＤ９はバイアス電流IBがす
べて片側に流れることのないようにラツチング増
幅器の入力端子Ｄ及びD′間の差電圧を制限する
ものである。CLK信号が低になつた瞬間に、Vi
＞Vrefならば、Vo＞V0′となるのでバツフア／レ
ベルシフタ２８を介してFETQ３のゲートに帰還
される電圧はFETQ４のゲートに帰還される電圧
より高くなり、よつてFETQ３はFETQ４より多
くの電流を流そうとし始め、V0′は下降、Voは上
昇し始める。この正帰還構成によつて、急速に
Voはその最大電圧レベルまで上昇し、V0′はダイ
オードクランプＤ８，Ｄ９及びデジエネレーシヨ
ン抵抗Ｒ１，Ｒ２によつて定まる最大電流差によ
つて決まる最低電圧レベルまで下降する。CLK
信号が低くなつた瞬間に逆に、Vi＜Vrefならば、
Vo＜V0′となるのでFETQ３のゲートへの帰還電
圧の方がFETQ４のゲートへの帰還電圧より低く
なり、FETQ３はFETQ４より少ない電流を流そ
うとし始め、各電圧リミツトに達するまでVoは
下降、V0′は上昇する。その後、Vrefに対してVi
がどのように変化しても、Vo及びV0′は各々のク
ランプされたリミツトから変化しない。即ち、
FETQ３及びＱ４はCLK信号が低の間、比較器
１０の出力状態をラツチする働きをする。しか
し、再度CLK信号が高になると、ラツチング増
幅器１４のラツチ機能は消滅しVo及びV0′の制御
は入力増幅器１２に戻される。
ラツチング増幅器１４がアクテイブのときリミ
ツタダイオードＤ８，Ｄ９及びデジエネレーシヨ
ン抵抗Ｒ１，Ｒ２によつて、FETQ１、及びＱ２
の両方がアクテイブ状態にあるように保証するこ
とにより、CLK信号の状態に拘らずFETQ１、
及びＱ２のゲート・ソース間容量及びドレイン・
ソース間容量は常時ほぼ一定値に充電されてい
る。したがつて、入力容量充電時間による入力差
動増幅器１２の応答遅延は最小限に抑えられると
共に、ラツチング増幅器１４がオフされるときの
ストローブ・キツクアウトも最小になる。
ツタダイオードＤ８，Ｄ９及びデジエネレーシヨ
ン抵抗Ｒ１，Ｒ２によつて、FETQ１、及びＱ２
の両方がアクテイブ状態にあるように保証するこ
とにより、CLK信号の状態に拘らずFETQ１、
及びＱ２のゲート・ソース間容量及びドレイン・
ソース間容量は常時ほぼ一定値に充電されてい
る。したがつて、入力容量充電時間による入力差
動増幅器１２の応答遅延は最小限に抑えられると
共に、ラツチング増幅器１４がオフされるときの
ストローブ・キツクアウトも最小になる。
第１図は、第２図の回路をより一般化したブロ
ツク図である。第２図に示した如き本発明の好適
実施例ではFETを用いたが、第１図によれば、
他の実施例においてバイポーラ、NMOS、
CMOS等を用いて第１図の各ブロツクの機能を
達成するようにしてもよい。
ツク図である。第２図に示した如き本発明の好適
実施例ではFETを用いたが、第１図によれば、
他の実施例においてバイポーラ、NMOS、
CMOS等を用いて第１図の各ブロツクの機能を
達成するようにしてもよい。
よつて、本明細書においては、FETのソース
及びバイポーラ・トランジスタのエミツタを「共
通電極」と呼び、FETのゲート及びバイポーラ
トランジスタのベースを「制御電極」と呼び、
FETのドレイン及びバイポーラ・トランジスタ
のコレクタを「出力電極」と呼ぶことにする。
及びバイポーラ・トランジスタのエミツタを「共
通電極」と呼び、FETのゲート及びバイポーラ
トランジスタのベースを「制御電極」と呼び、
FETのドレイン及びバイポーラ・トランジスタ
のコレクタを「出力電極」と呼ぶことにする。
第１図を参照するに、入力差動増幅器１２は、
その端子Ｃ及びC′が夫々ラツチング差動増幅器１
４の反転出力端子Ｅ及び非反転出力端子E′に接続
されるように、ラツチング差動増幅器１４上に積
み重ねられる。入力電圧Viは増幅器１２の非反
転入力端子Ａに印加され、基準電圧Vrefは反転
入力端子A′に印加される。入力増幅器１２の端
子Ｃ及びC′は、結合手段２４によつてスイツチ手
段２２の１端子に接続され、ラツチング増幅器１
４の端子Ｆ及びF′はデジエネレーシヨン抵抗Ｒ
１，Ｒ２を介してスイツチ２２の他の端子に接続
される。スイツチ手段２２は、印加されるCLK
信号の状態に応じてバイアス電流源２０をラツチ
ング増幅器１４または入力増幅器１２に交互に接
続する。入力増幅器１２の反転出力Ｂは、バツフ
ア／レベルシフト手段２６を介してラツチング増
幅器１４の反転入力端子D′に帰還され、入力増
幅器１２の非反転出力B′はバツフア／レベルシ
フト手段２８を介してラツチング増幅器１４の非
反転入力端Ｄに帰還される。反転出力Ｂ及び非反
転出力B′の両帰還信号間の差はリミツタ手段３
４によつて制限される。夫々両端間にV0′及びVo
を発生する負荷／レベルクランプ手段３０及び３
２は電源電圧Vdと増幅器１２の反転及び非反転
出力端子間に接続される。
その端子Ｃ及びC′が夫々ラツチング差動増幅器１
４の反転出力端子Ｅ及び非反転出力端子E′に接続
されるように、ラツチング差動増幅器１４上に積
み重ねられる。入力電圧Viは増幅器１２の非反
転入力端子Ａに印加され、基準電圧Vrefは反転
入力端子A′に印加される。入力増幅器１２の端
子Ｃ及びC′は、結合手段２４によつてスイツチ手
段２２の１端子に接続され、ラツチング増幅器１
４の端子Ｆ及びF′はデジエネレーシヨン抵抗Ｒ
１，Ｒ２を介してスイツチ２２の他の端子に接続
される。スイツチ手段２２は、印加されるCLK
信号の状態に応じてバイアス電流源２０をラツチ
ング増幅器１４または入力増幅器１２に交互に接
続する。入力増幅器１２の反転出力Ｂは、バツフ
ア／レベルシフト手段２６を介してラツチング増
幅器１４の反転入力端子D′に帰還され、入力増
幅器１２の非反転出力B′はバツフア／レベルシ
フト手段２８を介してラツチング増幅器１４の非
反転入力端Ｄに帰還される。反転出力Ｂ及び非反
転出力B′の両帰還信号間の差はリミツタ手段３
４によつて制限される。夫々両端間にV0′及びVo
を発生する負荷／レベルクランプ手段３０及び３
２は電源電圧Vdと増幅器１２の反転及び非反転
出力端子間に接続される。
以下、本発明の好適実施例について説明した
が、本発明の要旨を逸脱することなく種々の変
形・変更が可能なことは当業者には明らかであろ
う。
が、本発明の要旨を逸脱することなく種々の変
形・変更が可能なことは当業者には明らかであろ
う。
本発明によれば、ラツチ動作期間中も入力増幅
器にバイアス電流を流しておくように構成したの
で、入力容量充電時間による遅延、及びストロー
ブ・キツクアウトを最小限に抑えることができ、
高周波のラツチ比較器が得られる。
器にバイアス電流を流しておくように構成したの
で、入力容量充電時間による遅延、及びストロー
ブ・キツクアウトを最小限に抑えることができ、
高周波のラツチ比較器が得られる。
第１図は本発明のラツチング比較器のブロツク
図、第２図は本発明の一実施例の回路図である。 Q1，Q2……入力用トランジスタ対、Q3，Q4…
…ラツチ用トランジスタ対、２２……スイツチ手
段、２４……結合手段、２６，２８……帰還手
段、３０，３２……負荷、３４……リミツタ手
段。
図、第２図は本発明の一実施例の回路図である。 Q1，Q2……入力用トランジスタ対、Q3，Q4…
…ラツチ用トランジスタ対、２２……スイツチ手
段、２４……結合手段、２６，２８……帰還手
段、３０，３２……負荷、３４……リミツタ手
段。
Claims (1)
- 【特許請求の範囲】 １ 共通電極が互いに結合されたラツチ用トラン
ジスタ対と、 該ラツチ用トランジスタ対の出力電極に共通電
極が夫々接続された入力用トランジスタ対と、 該入力用トランジスタ対の出力電極に夫々接続
された１対の負荷と、 上記入力用トランジスタ対の反転及び非反転出
力を上記１対のラツチ用トランジスタの制御電極
に正帰還する帰還手段と、 上記入力用トランジスタ対の共通電極間に接続
された結合手段と、 上記ラツチ用トランジスタ対の共通電極にバイ
アス電流を供給するか、又は上記結合手段を介し
て上記入力用トランジスタ対の共通電極に上記バ
イアス電流を供給するスイツチ手段と、 上記ラツチ用トランジスタ対の制御電極間の電
圧差を制限するリミツタ手段とを具え、 上記結合手段は、上記バイアス電流が供給され
ないとき、上記入力用トランジスタ対の共通電極
間を結合しないことを特徴とするラツチング比較
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US711884 | 1985-03-15 | ||
| US06/711,884 US4629911A (en) | 1985-03-15 | 1985-03-15 | Latching comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269513A JPS61269513A (ja) | 1986-11-28 |
| JPH0423964B2 true JPH0423964B2 (ja) | 1992-04-23 |
Family
ID=24859919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056741A Granted JPS61269513A (ja) | 1985-03-15 | 1986-03-14 | ラツチング比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4629911A (ja) |
| JP (1) | JPS61269513A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814642A (en) * | 1987-09-10 | 1989-03-21 | Trw Inc. | Switched impedance comparator |
| US4808840A (en) * | 1987-11-20 | 1989-02-28 | International Business Machines Corporation | Dynamic edge-triggered latch |
| FR2623952B1 (fr) * | 1987-11-27 | 1991-11-29 | Thomson Hybrides Microondes | Comparateur differentiel a bascule autostabilise a horloge unique |
| US4866306A (en) * | 1988-04-01 | 1989-09-12 | Digital Equipment Corporation | ECL mux latch |
| US5032744A (en) * | 1989-10-31 | 1991-07-16 | Vlsi Technology, Inc. | High speed comparator with offset cancellation |
| US4990799A (en) * | 1989-12-26 | 1991-02-05 | Weiss Frederick G | Low-hysteresis regenerative comparator |
| US5055709A (en) * | 1990-04-30 | 1991-10-08 | Motorola, Inc. | DCFL latch having a shared load |
| US5032741A (en) * | 1990-06-04 | 1991-07-16 | Motorola, Inc. | CDCFL logic circuits having shared loads |
| US5097157A (en) * | 1990-11-01 | 1992-03-17 | Hewlett-Packard Company | Fast cmos bus receiver for detecting low voltage swings |
| JP2646850B2 (ja) * | 1990-11-30 | 1997-08-27 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH04277920A (ja) * | 1991-03-06 | 1992-10-02 | Nec Corp | レベルシフト回路 |
| US5530392A (en) * | 1995-04-11 | 1996-06-25 | Cirrus Logic, Inc. | Bus driver/receiver circuitry and systems and methods using the same |
| US6384637B1 (en) | 2000-06-06 | 2002-05-07 | Rambus | Differential amplifier with selectable hysteresis and buffered filter |
| JP3914463B2 (ja) * | 2002-05-29 | 2007-05-16 | 株式会社日立製作所 | コンパレータ |
| US7202708B2 (en) * | 2005-03-10 | 2007-04-10 | Raytheon Company | Comparator with resonant tunneling diodes |
| US8878608B2 (en) * | 2011-11-03 | 2014-11-04 | Mediatek Inc. | Comparator and amplifier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933694A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | センス増幅回路 |
| US4549100A (en) * | 1983-05-06 | 1985-10-22 | Rockwell International Corporation | MOS Voltage comparator and method |
-
1985
- 1985-03-15 US US06/711,884 patent/US4629911A/en not_active Expired - Fee Related
-
1986
- 1986-03-14 JP JP61056741A patent/JPS61269513A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4629911A (en) | 1986-12-16 |
| JPS61269513A (ja) | 1986-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4806790A (en) | Sample-and-hold circuit | |
| JPH0423964B2 (ja) | ||
| EP0256729B1 (en) | Amplifier circuit | |
| US4835420A (en) | Method and apparatus for signal level conversion with clamped capacitive bootstrap | |
| CN116009636B (zh) | 一种压控恒流源驱动电路 | |
| US4780689A (en) | Amplifier input circuit | |
| JPS63240123A (ja) | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 | |
| US5206546A (en) | Logic circuit including variable impedance means | |
| JPH0554689A (ja) | サンプルホールド回路およびバツフア回路およびそれらを用いたサンプルホールド装置 | |
| US4387309A (en) | Input stage for N-channel junction field effect transistor operational amplifier | |
| US6522175B2 (en) | Current/voltage converter and D/A converter | |
| US5128564A (en) | Input bias current compensation for a comparator | |
| US5378938A (en) | Sample-and-hold circuit including push-pull transconductance amplifier and current mirrors for parallel feed-forward slew enhancement and error correction | |
| JP3162732B2 (ja) | 増幅回路 | |
| JP2570185B2 (ja) | サンプルホールド回路 | |
| US6525602B1 (en) | Input stage for a buffer with negative feed-back | |
| US5343165A (en) | Amplifier having a symmetrical output characteristic | |
| US5276361A (en) | TTL compatible input buffer | |
| JPS61214605A (ja) | 増幅回路 | |
| US4345215A (en) | Audio frequency power amplifier circuit | |
| US4520322A (en) | Power amplifier having improved power supply circuit | |
| JP3475143B2 (ja) | 電圧反転回路 | |
| JP2896029B2 (ja) | 電圧電流変換回路 | |
| JPS596528B2 (ja) | シユツリヨクバツフアカイロ | |
| JPH09130215A (ja) | 交流波形のレベルシフト回路 |