JPH04240748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04240748A JPH04240748A JP3007509A JP750991A JPH04240748A JP H04240748 A JPH04240748 A JP H04240748A JP 3007509 A JP3007509 A JP 3007509A JP 750991 A JP750991 A JP 750991A JP H04240748 A JPH04240748 A JP H04240748A
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- JP
- Japan
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- semiconductor substrate
- oxide film
- forming
- semiconductor
- element isolation
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- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明は、半導体デバイスの
微細素子分離技術を改良した半導体装置の製造方法に関
するものである。
微細素子分離技術を改良した半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】 集積回路は
共通の半導体シリコン基板上において、互いに絶縁層分
離された複数の能動素子を含んでいる。従来のＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法による半導体装置の製造方法では、半導体基
板は埋込絶縁物を介してアクテイブ領域とフィールド領
域とに分離され、素子はアクテイブ領域につくられるが
、従来、上記分離は選択酸化法によって、（図３）に示
す工程によって行われていた。
共通の半導体シリコン基板上において、互いに絶縁層分
離された複数の能動素子を含んでいる。従来のＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法による半導体装置の製造方法では、半導体基
板は埋込絶縁物を介してアクテイブ領域とフィールド領
域とに分離され、素子はアクテイブ領域につくられるが
、従来、上記分離は選択酸化法によって、（図３）に示
す工程によって行われていた。
【０００３】まず、半導体シリコン基板１１の表面上に
シリコン酸化膜層３１を形成し、さらにシリコン酸化膜
層上にシリコン窒化膜層３２を形成する（図３（ａ））
。次に、リソグラフィー技術とドライエッチング技術を
用いて、シリコン窒化膜層およびシリコン酸化膜層を選
択的に除去し、半導体シリコン基板を選択的に露出させ
、予定アクテイブ領域上に耐酸化性のマスク層を形成す
る（図３（ｂ））。次に、酸化性雰囲気中において一定
温度下で一定時間にわたり加熱処理することによって酸
化を行い、半導体シリコン基板に深く埋没した厚いフィ
ールド酸化膜３３を形成する（図３（ｃ））。 次に、アクテイブ領域上のシリコン窒化膜層およびシリ
コン酸化膜層を除去して、半導体シリコン基板表面を露
出させ素子分離を行う（図３（ｄ））。
シリコン酸化膜層３１を形成し、さらにシリコン酸化膜
層上にシリコン窒化膜層３２を形成する（図３（ａ））
。次に、リソグラフィー技術とドライエッチング技術を
用いて、シリコン窒化膜層およびシリコン酸化膜層を選
択的に除去し、半導体シリコン基板を選択的に露出させ
、予定アクテイブ領域上に耐酸化性のマスク層を形成す
る（図３（ｂ））。次に、酸化性雰囲気中において一定
温度下で一定時間にわたり加熱処理することによって酸
化を行い、半導体シリコン基板に深く埋没した厚いフィ
ールド酸化膜３３を形成する（図３（ｃ））。 次に、アクテイブ領域上のシリコン窒化膜層およびシリ
コン酸化膜層を除去して、半導体シリコン基板表面を露
出させ素子分離を行う（図３（ｄ））。
【０００４】以上のような方法により、半導体デバイス
の絶縁膜による素子分離を行うことができる。しかし、
この方法における酸化工程では、薄いシリコン酸化膜層
を通過して酸素が横方向に移動する結果、アクテイブ領
域の表面の外周部分に酸化物の成長が起こる。このよう
にして形成される横方向への酸化物突起はバーズビーク
と呼ばれている。このバーズビークの入り込みにより、
アクテイブ領域の寸法が設計寸法よりも小さくなってし
まう。従って、アクテイブ領域の使用可能な部分を減少
させることになる。
の絶縁膜による素子分離を行うことができる。しかし、
この方法における酸化工程では、薄いシリコン酸化膜層
を通過して酸素が横方向に移動する結果、アクテイブ領
域の表面の外周部分に酸化物の成長が起こる。このよう
にして形成される横方向への酸化物突起はバーズビーク
と呼ばれている。このバーズビークの入り込みにより、
アクテイブ領域の寸法が設計寸法よりも小さくなってし
まう。従って、アクテイブ領域の使用可能な部分を減少
させることになる。
【０００５】
【発明が解決しようとする課題】上記のように、この従
来の製造方法では、（図３（ｃ））に示したようにフィ
ールド酸化膜の成長時にアクテイブ領域４０へのフィー
ルド酸化膜の侵入が大きく、（図３（ｄ））のように、
アクテイブ領域が狭くなってしまう。従って、素子の微
細化が進むにつれて、フィールド酸化膜の横方向への侵
入のため、仕上がりアクテイブ領域が非常に狭くなった
り、あるいはアクテイブ領域が形成不可能になる。フィ
ールド酸化膜の膜厚を薄くすればバーズビークの入り込
みが減少するが、充分な素子分離特性が得られない。従
って、従来のＬＯＣＯＳ法では素子の微細化に限界があ
り、半導体集積回路装置の高集積化にとって大きな障害
になるという欠点がある。
来の製造方法では、（図３（ｃ））に示したようにフィ
ールド酸化膜の成長時にアクテイブ領域４０へのフィー
ルド酸化膜の侵入が大きく、（図３（ｄ））のように、
アクテイブ領域が狭くなってしまう。従って、素子の微
細化が進むにつれて、フィールド酸化膜の横方向への侵
入のため、仕上がりアクテイブ領域が非常に狭くなった
り、あるいはアクテイブ領域が形成不可能になる。フィ
ールド酸化膜の膜厚を薄くすればバーズビークの入り込
みが減少するが、充分な素子分離特性が得られない。従
って、従来のＬＯＣＯＳ法では素子の微細化に限界があ
り、半導体集積回路装置の高集積化にとって大きな障害
になるという欠点がある。
【０００６】本発明は、上記課題を解決するもので、微
細素子分離を実現した半導体装置の製造方法を提供する
ことを目的としている。
細素子分離を実現した半導体装置の製造方法を提供する
ことを目的としている。
【０００７】
【課題を解決するための手段】本発明は、リソグラフィ
ー技術により半導体基板上に耐エッチングマスクを形成
する工程と、前記半導体基板をエッチングして段差部を
形成する工程と、前記耐エッチングマスクを除去して、
前記半導体基板を熱酸化することにより酸化膜を形成し
、絶縁膜を堆積する工程と、前記半導体基板の表面が露
出するまで前記絶縁膜と前記酸化膜を異方性ドライエッ
チングし、前記半導体基板の段差部の側壁に絶縁物のサ
イドウォールを形成し素子分離領域とする工程とを備え
て成ることを特徴とする半導体装置の製造方法を提供す
るものである。そして、望ましくは、前記絶縁膜の膜厚
を前記半導体基板の段差の深さ以下にすることを特徴と
する上記の半導体装置の製造方法を提供する。
ー技術により半導体基板上に耐エッチングマスクを形成
する工程と、前記半導体基板をエッチングして段差部を
形成する工程と、前記耐エッチングマスクを除去して、
前記半導体基板を熱酸化することにより酸化膜を形成し
、絶縁膜を堆積する工程と、前記半導体基板の表面が露
出するまで前記絶縁膜と前記酸化膜を異方性ドライエッ
チングし、前記半導体基板の段差部の側壁に絶縁物のサ
イドウォールを形成し素子分離領域とする工程とを備え
て成ることを特徴とする半導体装置の製造方法を提供す
るものである。そして、望ましくは、前記絶縁膜の膜厚
を前記半導体基板の段差の深さ以下にすることを特徴と
する上記の半導体装置の製造方法を提供する。
【０００８】さらに、また、本発明は、リソグラフィー
技術により半導体基板上に耐エッチングマスクを形成す
る工程と、前記半導体基板をエッチングして段差部を形
成する工程と、前記耐エッチングマスクを除去して、前
記半導体基板を熱酸化することにより酸化膜を形成する
工程と、前記半導体基板の表面が露出するまで前記酸化
膜を異方性ドライエッチングし、前記半導体基板の段差
部の側壁に酸化膜のサイドウォールを形成し素子分離領
域とする工程とを備えて成ることを特徴とする半導体装
置の製造方法を提供するものである。そして、望ましく
は、前記酸化膜の膜厚を前記半導体基板の段差の深さ以
下にすることを特徴とする上記の半導体装置の製造方法
を提供する。
技術により半導体基板上に耐エッチングマスクを形成す
る工程と、前記半導体基板をエッチングして段差部を形
成する工程と、前記耐エッチングマスクを除去して、前
記半導体基板を熱酸化することにより酸化膜を形成する
工程と、前記半導体基板の表面が露出するまで前記酸化
膜を異方性ドライエッチングし、前記半導体基板の段差
部の側壁に酸化膜のサイドウォールを形成し素子分離領
域とする工程とを備えて成ることを特徴とする半導体装
置の製造方法を提供するものである。そして、望ましく
は、前記酸化膜の膜厚を前記半導体基板の段差の深さ以
下にすることを特徴とする上記の半導体装置の製造方法
を提供する。
【０００９】
【作用】本発明は、前記した半導体装置の製造方法によ
り、半導体基板に段差を設け、その段差の側壁に絶縁膜
のサイドウォールを形成し素子分離領域とするため、容
易に微細素子分離を形成することができる。また、基板
の段差の深さにより素子分離の深さを制御することがで
き、絶縁膜の膜厚により素子分離幅を容易に制御するこ
とができる。また特に、絶縁膜の膜厚を半導体基板の段
差の深さ以下にすることにより、従来のＬＯＣＯＳ法に
比べて、より微細でかつ再現性良く高精度に素子分離領
域を形成することができる。また、前記した製造方法に
より素子分離領域を形成した後、半導体基板の段差の上
段，下段部分をそのままアクテイブ領域として素子を形
成することができるため、工程が簡単化される。従って
、本発明を用いることによって、工程が簡単化され、高
精度で微細な半導体デバイスの素子分離の形成に有効に
作用する。
り、半導体基板に段差を設け、その段差の側壁に絶縁膜
のサイドウォールを形成し素子分離領域とするため、容
易に微細素子分離を形成することができる。また、基板
の段差の深さにより素子分離の深さを制御することがで
き、絶縁膜の膜厚により素子分離幅を容易に制御するこ
とができる。また特に、絶縁膜の膜厚を半導体基板の段
差の深さ以下にすることにより、従来のＬＯＣＯＳ法に
比べて、より微細でかつ再現性良く高精度に素子分離領
域を形成することができる。また、前記した製造方法に
より素子分離領域を形成した後、半導体基板の段差の上
段，下段部分をそのままアクテイブ領域として素子を形
成することができるため、工程が簡単化される。従って
、本発明を用いることによって、工程が簡単化され、高
精度で微細な半導体デバイスの素子分離の形成に有効に
作用する。
【００１０】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００１１】（図１）は本発明の実施例における半導体
装置の製造方法の工程断面図を示すものである。リソグ
ラフィー技術により、半導体シリコン基板１１上にレジ
ストパターン１２を形成した（図１（ａ））。レジスト
パターン１２をマスクとして、異方性ドライエッチング
により半導体シリコン基板に深さ０．５μｍの段差１０
０を形成し、レジストパターン１２を除去した（図１（
ｂ））。半導体シリコン基板１１の表面に熱酸化により
第１酸化膜１３を厚さ０．０３μｍ形成し、さらにその
上に化学気相堆積法により第２酸化膜１４を厚さ０．５
μｍ堆積した（図１（ｃ））。半導体基板１１の表面が
露出するまで第２酸化膜と第１酸化膜を異方性ドライエ
ッチングし、半導体基板の段差部の側壁に絶縁物の主に
酸化膜１４からなるサイドウォール１４Ａを形成し素子
分離領域を形成した（図１（ｄ））。素子分離領域を形
成した後、半導体基板の段差の上段，下段部分をそのま
まアクテイブ領域としてＭＯＳトランジスタ等の素子を
形成することができる（図１（ｅ））。１５はＭＯＳト
ランジスタのソース、ドレイン領域、１６はゲート電極
、１７はゲート酸化膜である。
装置の製造方法の工程断面図を示すものである。リソグ
ラフィー技術により、半導体シリコン基板１１上にレジ
ストパターン１２を形成した（図１（ａ））。レジスト
パターン１２をマスクとして、異方性ドライエッチング
により半導体シリコン基板に深さ０．５μｍの段差１０
０を形成し、レジストパターン１２を除去した（図１（
ｂ））。半導体シリコン基板１１の表面に熱酸化により
第１酸化膜１３を厚さ０．０３μｍ形成し、さらにその
上に化学気相堆積法により第２酸化膜１４を厚さ０．５
μｍ堆積した（図１（ｃ））。半導体基板１１の表面が
露出するまで第２酸化膜と第１酸化膜を異方性ドライエ
ッチングし、半導体基板の段差部の側壁に絶縁物の主に
酸化膜１４からなるサイドウォール１４Ａを形成し素子
分離領域を形成した（図１（ｄ））。素子分離領域を形
成した後、半導体基板の段差の上段，下段部分をそのま
まアクテイブ領域としてＭＯＳトランジスタ等の素子を
形成することができる（図１（ｅ））。１５はＭＯＳト
ランジスタのソース、ドレイン領域、１６はゲート電極
、１７はゲート酸化膜である。
【００１２】以上のように、本実施例によれば、半導体
基板に段差を設け、その段差の側壁に酸化膜のサイドウ
ォールを形成し素子分離領域とするため、容易に微細素
子分離を形成することができた。また特に、本実施例で
は酸化膜の膜厚を半導体基板の段差の深さと同程度にし
たため、微細な素子分離領域を再現性良く高精度に形成
することができた。また、素子分離領域を形成した後、
半導体基板の段差の上段，下段部分をそのままアクテイ
ブ領域として素子を形成することができるため、工程が
簡単化される。
基板に段差を設け、その段差の側壁に酸化膜のサイドウ
ォールを形成し素子分離領域とするため、容易に微細素
子分離を形成することができた。また特に、本実施例で
は酸化膜の膜厚を半導体基板の段差の深さと同程度にし
たため、微細な素子分離領域を再現性良く高精度に形成
することができた。また、素子分離領域を形成した後、
半導体基板の段差の上段，下段部分をそのままアクテイ
ブ領域として素子を形成することができるため、工程が
簡単化される。
【００１３】なお、本実施例において、化学気相堆積法
により酸化膜を堆積したが、他の絶縁物を堆積してもよ
い。また、酸化膜の膜厚を半導体基板の段差の深さと同
程度にしたが、段差の深さ以下でもよい。
により酸化膜を堆積したが、他の絶縁物を堆積してもよ
い。また、酸化膜の膜厚を半導体基板の段差の深さと同
程度にしたが、段差の深さ以下でもよい。
【００１４】以下本発明の第２の実施例について図面を
参照しながら説明する。（図２）は本発明の実施例にお
ける半導体装置の製造方法の工程断面図を示すものであ
る。リソグラフィー技術により、半導体シリコン基板１
１上にレジストパターン１２を形成した（図２（ａ））
。レジストパターン１２をマスクとして、異方性ドライ
エッチングにより半導体シリコン基板に深さ０．５μｍ
の段差１００を形成し、レジストパターン１２を除去し
た（図２（ｂ））。半導体シリコン基板１１の表面に熱
酸化により酸化膜２１を厚さ０．５μｍ形成した（図２
（ｃ））。半導体基板１１の表面が露出するまで酸化膜
２１を異方性ドライエッチングし、半導体基板の段差部
の側壁に酸化膜２１の一部からなる絶縁物のサイドウォ
ール２１Ａを形成し素子分離領域を形成した（図２（ｄ
））。素子分離領域を形成した後、半導体基板の段差の
上段，下段部分をそのままアクテイブ領域として素子を
形成することができる（図２（ｅ））。
参照しながら説明する。（図２）は本発明の実施例にお
ける半導体装置の製造方法の工程断面図を示すものであ
る。リソグラフィー技術により、半導体シリコン基板１
１上にレジストパターン１２を形成した（図２（ａ））
。レジストパターン１２をマスクとして、異方性ドライ
エッチングにより半導体シリコン基板に深さ０．５μｍ
の段差１００を形成し、レジストパターン１２を除去し
た（図２（ｂ））。半導体シリコン基板１１の表面に熱
酸化により酸化膜２１を厚さ０．５μｍ形成した（図２
（ｃ））。半導体基板１１の表面が露出するまで酸化膜
２１を異方性ドライエッチングし、半導体基板の段差部
の側壁に酸化膜２１の一部からなる絶縁物のサイドウォ
ール２１Ａを形成し素子分離領域を形成した（図２（ｄ
））。素子分離領域を形成した後、半導体基板の段差の
上段，下段部分をそのままアクテイブ領域として素子を
形成することができる（図２（ｅ））。
【００１５】以上のように、本実施例によれば、半導体
基板に段差を設け、その段差の側壁に酸化膜のサイドウ
ォールを形成し素子分離領域とするため、容易に微細素
子分離を形成することができた。また特に、本実施例で
は酸化膜の膜厚を半導体基板の段差の深さと同程度にし
たため、微細な素子分離領域を再現性良く高精度に形成
することができた。また、素子分離領域を形成した後、
半導体基板の段差の上段，下段部分をそのままアクテイ
ブ領域として素子を形成することができるため、工程が
簡単化される。
基板に段差を設け、その段差の側壁に酸化膜のサイドウ
ォールを形成し素子分離領域とするため、容易に微細素
子分離を形成することができた。また特に、本実施例で
は酸化膜の膜厚を半導体基板の段差の深さと同程度にし
たため、微細な素子分離領域を再現性良く高精度に形成
することができた。また、素子分離領域を形成した後、
半導体基板の段差の上段，下段部分をそのままアクテイ
ブ領域として素子を形成することができるため、工程が
簡単化される。
【００１６】なお、本実施例において、酸化膜の膜厚を
半導体基板の段差の深さと同程度にしたが、段差の深さ
以下でもよい。
半導体基板の段差の深さと同程度にしたが、段差の深さ
以下でもよい。
【００１７】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、半導体基板に段差を設け、その
段差の側壁に絶縁膜のサイドウォールを形成し素子分離
領域とするため、容易に微細素子分離を形成することが
できる。また特に、絶縁膜の膜厚を半導体基板の段差の
深さ以下にすることにより、微細な素子分離領域を再現
性良く高精度に形成することができる。また、本発明に
より素子分離領域を形成した後、半導体基板の段差の上
段，下段部分をそのままアクテイブ領域として素子を形
成することができるため、工程が簡単化される。従って
、本発明を用いることによって、工程が簡単になり、高
精度で微細な素子分離の形成に有効に作用するので、超
高密度集積回路に大きく寄与することができる。
置の製造方法によれば、半導体基板に段差を設け、その
段差の側壁に絶縁膜のサイドウォールを形成し素子分離
領域とするため、容易に微細素子分離を形成することが
できる。また特に、絶縁膜の膜厚を半導体基板の段差の
深さ以下にすることにより、微細な素子分離領域を再現
性良く高精度に形成することができる。また、本発明に
より素子分離領域を形成した後、半導体基板の段差の上
段，下段部分をそのままアクテイブ領域として素子を形
成することができるため、工程が簡単化される。従って
、本発明を用いることによって、工程が簡単になり、高
精度で微細な素子分離の形成に有効に作用するので、超
高密度集積回路に大きく寄与することができる。
【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図である。
造方法の工程断面図である。
【図２】本発明の第２の実施例における半導体装置の製
造方法の工程断面図である。
造方法の工程断面図である。
【図３】従来の半導体装置の製造方法の工程断面図であ
る。
る。
１１ 半導体シリコン基板
１２ レジストパターン
１３ 第１酸化膜
１４ 第２酸化膜
１４Ａ サイドウォール
１５ ソース・ドレイン領域
１６ ゲート
１７ ゲート酸化膜
２１Ａ サイドウォール
１００ 段差
Claims (4)
- 【請求項１】 リソグラフィー技術により半導体基板
上に耐エッチングマスクを形成する工程と、前記半導体
基板をエッチングして段差部を形成する工程と、前記耐
エッチングマスクを除去して、前記半導体基板を熱酸化
することにより酸化膜を形成し、絶縁膜を堆積する工程
と、前記半導体基板の表面が露出するまで前記絶縁膜と
前記酸化膜を異方性ドライエッチングし、前記半導体基
板の段差部の側壁に絶縁物のサイドウォールを形成し素
子分離領域とする工程とを備えて成ることを特徴とする
半導体装置の製造方法。 - 【請求項２】 絶縁膜の膜厚を前記半導体基板の段差
の深さ以下にすることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 リソグラフィー技術により半導体基板
上に耐エッチングマスクを形成する工程と、前記半導体
基板をエッチングして段差部を形成する工程と、前記耐
エッチングマスクを除去して、前記半導体基板を熱酸化
することにより酸化膜を形成する工程と、前記半導体基
板の表面が露出するまで前記酸化膜を異方性ドライエッ
チングし、前記半導体基板の段差部の側壁に酸化膜のサ
イドウォールを形成し素子分離領域とする工程とを備え
て成ることを特徴とする半導体装置の製造方法。 - 【請求項４】 酸化膜の膜厚を前記半導体基板の段差
の深さ以下にすることを特徴とする請求項３記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007509A JPH04240748A (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007509A JPH04240748A (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04240748A true JPH04240748A (ja) | 1992-08-28 |
Family
ID=11667757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3007509A Pending JPH04240748A (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04240748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134593A (ja) * | 2005-11-11 | 2007-05-31 | Fujio Masuoka | 半導体装置およびその製造方法 |
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1991
- 1991-01-25 JP JP3007509A patent/JPH04240748A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134593A (ja) * | 2005-11-11 | 2007-05-31 | Fujio Masuoka | 半導体装置およびその製造方法 |
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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