JPH0697129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0697129A JPH0697129A JP24785292A JP24785292A JPH0697129A JP H0697129 A JPH0697129 A JP H0697129A JP 24785292 A JP24785292 A JP 24785292A JP 24785292 A JP24785292 A JP 24785292A JP H0697129 A JPH0697129 A JP H0697129A
- Authority
- JP
- Japan
- Prior art keywords
- positive resist
- film
- semiconductor device
- insulating film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000007493 shaping process Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 4
- 230000002411 adverse Effects 0.000 abstract description 2
- 125000006850 spacer group Chemical group 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 段差部分に緩やかな傾斜をつけることにより
段差による悪影響を防止した半導体装置を得るための製
造方法を提供することを目的とする。 【構成】 表面の段差を有する下地膜１０１上にポジレ
ジストを厚く全面に塗布した後に露光する工程と、一部
残存した該ポジレジスト１０３をマスクとして下地膜１
０１を異方性エッチングにより除去する工程と、残存し
たポジレジスト１０３を除去する工程とを有する。
段差による悪影響を防止した半導体装置を得るための製
造方法を提供することを目的とする。 【構成】 表面の段差を有する下地膜１０１上にポジレ
ジストを厚く全面に塗布した後に露光する工程と、一部
残存した該ポジレジスト１０３をマスクとして下地膜１
０１を異方性エッチングにより除去する工程と、残存し
たポジレジスト１０３を除去する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法では、各種
の膜を積層しパターニングして行く工程の繰り返しによ
り、半導体装置を製造していた。
の膜を積層しパターニングして行く工程の繰り返しによ
り、半導体装置を製造していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
製造方法では基板表面に段差が生じ、後のパタニング工
程やエッチング工程に支障をきたし、必要な配線の切断
や、逆に無関係な配線の短絡などの不具合を発生してい
た。この段差による悪影響は微細化が進むにつれ顕著と
なり、その防止策としていくつかの平坦化技術が採用さ
れているが、いずれもまだ十分とは言えないという問題
点があった。
製造方法では基板表面に段差が生じ、後のパタニング工
程やエッチング工程に支障をきたし、必要な配線の切断
や、逆に無関係な配線の短絡などの不具合を発生してい
た。この段差による悪影響は微細化が進むにつれ顕著と
なり、その防止策としていくつかの平坦化技術が採用さ
れているが、いずれもまだ十分とは言えないという問題
点があった。
【０００４】また、微細化によりＭＯＳトランジスタに
おいては、ＬＤＤと呼ばれる薄い不純物濃度のソースお
よびドレイン領域を有する構造が必須となっているが、
微細化に適した範囲でＬＤＤ領域長を制御性よく長く形
成することができないという問題点があった。
おいては、ＬＤＤと呼ばれる薄い不純物濃度のソースお
よびドレイン領域を有する構造が必須となっているが、
微細化に適した範囲でＬＤＤ領域長を制御性よく長く形
成することができないという問題点があった。
【０００５】本発明は、段差部分に緩やかな傾斜をつけ
ることにより上記課題を解消した半導体装置を得るため
の製造方法を提供することを目的とする。
ることにより上記課題を解消した半導体装置を得るため
の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置が上
記目的を達成するために採用した主な手段は、表面の段
差を有する下地膜上にポジレジストを厚く全面に塗布し
た後に露光し現像する工程と、一部残存した該ポジレジ
ストをマスクとして該下地膜を異方性エッチングにより
除去する工程と、残存した該ポジレジストを除去する工
程とを有することを特徴とする。
記目的を達成するために採用した主な手段は、表面の段
差を有する下地膜上にポジレジストを厚く全面に塗布し
た後に露光し現像する工程と、一部残存した該ポジレジ
ストをマスクとして該下地膜を異方性エッチングにより
除去する工程と、残存した該ポジレジストを除去する工
程とを有することを特徴とする。
【０００７】
【作用】本発明の半導体装置は、段差部分にポジレジス
トを意図的に残し、異方性エッチングのマスクとするこ
とにより、段差部分に緩やかな傾斜を与えることができ
る。これによって、上記課題を解消した半導体装置を得
るための製造方法を提供するすることができる。
トを意図的に残し、異方性エッチングのマスクとするこ
とにより、段差部分に緩やかな傾斜を与えることができ
る。これによって、上記課題を解消した半導体装置を得
るための製造方法を提供するすることができる。
【０００８】
【実施例】以下、図面を参照して本発明の好適な実施例
を説明する。図１（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法の一実施例の工程順断面図である。
を説明する。図１（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法の一実施例の工程順断面図である。
【０００９】図１（ａ）に示したように、ＩＣプロセス
により下地膜１０１に段差部１０２が形成されている。
次に、図１（ｂ）に示したように、段差部１０２を十分
に覆うように下地膜１０１上にポジレジストを厚く全面
に塗布した後に露光する。このとき、露光量を平坦な部
分のポジレジスト厚さまでを感光させるように設定する
と、段差部１０２においては、ポジレジストが平坦な部
分に比べて厚くなっているため、現像後にポジレジスト
側壁１０３が残る。
により下地膜１０１に段差部１０２が形成されている。
次に、図１（ｂ）に示したように、段差部１０２を十分
に覆うように下地膜１０１上にポジレジストを厚く全面
に塗布した後に露光する。このとき、露光量を平坦な部
分のポジレジスト厚さまでを感光させるように設定する
と、段差部１０２においては、ポジレジストが平坦な部
分に比べて厚くなっているため、現像後にポジレジスト
側壁１０３が残る。
【００１０】次に、図１（ｃ）に示すように、ポジレジ
スト側壁１０３をマスクとして下地膜１０１を異方性エ
ッチングによりエッチングする。次に、図１（ｄ）に示
すように、ポジレジスト側壁１０３を除去する。以上に
よって段差部分に緩やかな傾斜を与えることができ、平
坦化の効果が大きい。
スト側壁１０３をマスクとして下地膜１０１を異方性エ
ッチングによりエッチングする。次に、図１（ｄ）に示
すように、ポジレジスト側壁１０３を除去する。以上に
よって段差部分に緩やかな傾斜を与えることができ、平
坦化の効果が大きい。
【００１１】図２（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法の他の実施例の工程順断面図である。図２
（ａ）に示したように、ＩＣプロセスによりシリコン基
板２０１上のゲート絶縁膜２０５上にポリシリコン等か
ら成るゲート電極２０４が形成されている。
置の製造方法の他の実施例の工程順断面図である。図２
（ａ）に示したように、ＩＣプロセスによりシリコン基
板２０１上のゲート絶縁膜２０５上にポリシリコン等か
ら成るゲート電極２０４が形成されている。
【００１２】次に、図２（ｂ）に示したように、絶縁膜
２０６を形成し、絶縁膜２０６上にポジレジストを厚く
全面に塗布した後に露光する。このとき、露光量を平坦
な部分のポジレジスト厚さまでを感光させるように設定
すると、段差部２０２においては、ポジレジストが平坦
な部分に比べて厚くなっているため、現像後にポジレジ
スト側壁２０３が残る。
２０６を形成し、絶縁膜２０６上にポジレジストを厚く
全面に塗布した後に露光する。このとき、露光量を平坦
な部分のポジレジスト厚さまでを感光させるように設定
すると、段差部２０２においては、ポジレジストが平坦
な部分に比べて厚くなっているため、現像後にポジレジ
スト側壁２０３が残る。
【００１３】次に、図２（ｃ）に示したように、ポジレ
ジスト側壁２０３をマスクとして絶縁膜２０６を異方性
エッチングにより除去する。次に、図２（ｄ）に示した
ように、ポジレジスト側壁２０３を除去すると絶縁膜２
０６からなるサイドスペーサ２０７を形成できる。サイ
ドスペーサ２０７は、絶縁膜２０６の膜厚を厚くできな
い場合においても、従来のサイドスペーサに比べて幅が
広くできるため、これを利用してＬＤＤと呼ばれる薄い
不純物濃度のソースおよびドレイン領域を形成した場
合、微細化に適した範囲でＬＤＤ領域長を制御性よく長
く形成することができる。従って従来のＭＯＳトランジ
スタに比べ耐圧を向上させることができる。
ジスト側壁２０３をマスクとして絶縁膜２０６を異方性
エッチングにより除去する。次に、図２（ｄ）に示した
ように、ポジレジスト側壁２０３を除去すると絶縁膜２
０６からなるサイドスペーサ２０７を形成できる。サイ
ドスペーサ２０７は、絶縁膜２０６の膜厚を厚くできな
い場合においても、従来のサイドスペーサに比べて幅が
広くできるため、これを利用してＬＤＤと呼ばれる薄い
不純物濃度のソースおよびドレイン領域を形成した場
合、微細化に適した範囲でＬＤＤ領域長を制御性よく長
く形成することができる。従って従来のＭＯＳトランジ
スタに比べ耐圧を向上させることができる。
【００１４】図３（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法の他の実施例の工程順断面図である。図３
（ａ）に示したように、ＩＣプロセスにより下地膜３０
１に段差部３０２が形成されている。
置の製造方法の他の実施例の工程順断面図である。図３
（ａ）に示したように、ＩＣプロセスにより下地膜３０
１に段差部３０２が形成されている。
【００１５】次に、図３（ｂ）に示したように、全面に
ポリシリコン層３０６をＣＶＤ法等で形成した後、段差
部３０２を十分に覆うようにポリシリコン層３０６上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、段差部３０２においては、
ポジレジストが平坦な部分に比べて厚くなっているた
め、現像後にポジレジスト側壁３０３が残る。
ポリシリコン層３０６をＣＶＤ法等で形成した後、段差
部３０２を十分に覆うようにポリシリコン層３０６上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、段差部３０２においては、
ポジレジストが平坦な部分に比べて厚くなっているた
め、現像後にポジレジスト側壁３０３が残る。
【００１６】次に、図３（ｃ）に示すように、ポジレジ
スト側壁３０３をマスクとしてポリシリコン層３０６を
異方性エッチングによりエッチングする。次に、図３
（ｄ）に示すように、ポジレジスト側壁３０３を除去し
た後、サイドスペーサ状に残ったポリシリコン層３０６
を熱酸化してシリコン酸化膜３０７を形成する。ポリシ
リコンが酸化されてシリコン酸化膜になる時には、約２
倍の体積増加がある。従って図１に示した実施例の場合
以上に段差部分に緩やかな傾斜を与えることができ、平
坦化の効果がさらに大きい。
スト側壁３０３をマスクとしてポリシリコン層３０６を
異方性エッチングによりエッチングする。次に、図３
（ｄ）に示すように、ポジレジスト側壁３０３を除去し
た後、サイドスペーサ状に残ったポリシリコン層３０６
を熱酸化してシリコン酸化膜３０７を形成する。ポリシ
リコンが酸化されてシリコン酸化膜になる時には、約２
倍の体積増加がある。従って図１に示した実施例の場合
以上に段差部分に緩やかな傾斜を与えることができ、平
坦化の効果がさらに大きい。
【００１７】図４（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法の他の実施例の工程順断面図である。図４
（ａ）に示したように、ＩＣプロセスにより所定のパタ
ーンにレジストを整形した後、エッチングにより中間絶
縁膜４０１の途中まで開孔し、開孔部４０２を形成す
る。
置の製造方法の他の実施例の工程順断面図である。図４
（ａ）に示したように、ＩＣプロセスにより所定のパタ
ーンにレジストを整形した後、エッチングにより中間絶
縁膜４０１の途中まで開孔し、開孔部４０２を形成す
る。
【００１８】次に、図４（ｂ）に示したように、開孔部
４０２の深さを十分に覆うように中間絶縁膜４０１上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、開孔部４０２のエッジ部に
おいては、ポジレジストが平坦な部分に比べて厚くなっ
ているため、現像後にポジレジスト側壁４０３が残る。
４０２の深さを十分に覆うように中間絶縁膜４０１上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、開孔部４０２のエッジ部に
おいては、ポジレジストが平坦な部分に比べて厚くなっ
ているため、現像後にポジレジスト側壁４０３が残る。
【００１９】次に、図４（ｃ）に示すように、ポジレジ
スト側壁４０３をマスクとして中間絶縁膜４０１を異方
性エッチングによりエッチングする。次に、図４（ｄ）
に示すように、ポジレジスト側壁４０３を除去すると緩
やかな傾斜を有するコンタクトホール４０３を形成でき
る。この傾斜はコンタクトホール４０３のサイズによら
ず一定にでき、コンタクトホール４０３は開孔部４０２
と自己整合的に形成できるため微細化に向いている。
スト側壁４０３をマスクとして中間絶縁膜４０１を異方
性エッチングによりエッチングする。次に、図４（ｄ）
に示すように、ポジレジスト側壁４０３を除去すると緩
やかな傾斜を有するコンタクトホール４０３を形成でき
る。この傾斜はコンタクトホール４０３のサイズによら
ず一定にでき、コンタクトホール４０３は開孔部４０２
と自己整合的に形成できるため微細化に向いている。
【００２０】
【発明の効果】上述したように本発明によれば、表面の
段差を有する下地膜上にポジレジストを厚く全面に塗布
した後に露光する工程と、一部残存したポジレジストを
マスクとして下地膜を異方性エッチングにより除去する
工程と、残存したポジレジストを除去する工程とを有す
ることを特徴とした技術によって、段差部分に緩やかな
傾斜を与えることができる。増加する主な工程はポジレ
ジスト塗布および露光であり、マスク合わせ等の煩雑な
工程は伴わない。これによって、必要な配線の切断や、
逆に無関係な配線の短絡などの不具合の発生を効果的に
防止することができ、またこの技術を微細ＭＯＳトラン
ジスタにおいて必須のＬＤＤ構造のサイドスペーサの形
成に利用すると、微細化に適した範囲でＬＤＤ領域長を
制御性よく長く形成することができる。さらにコンタク
トホールの形成にもこの技術を利用することができ、微
細で側壁のなだらかなコンタクトホールを形成すること
ができる。
段差を有する下地膜上にポジレジストを厚く全面に塗布
した後に露光する工程と、一部残存したポジレジストを
マスクとして下地膜を異方性エッチングにより除去する
工程と、残存したポジレジストを除去する工程とを有す
ることを特徴とした技術によって、段差部分に緩やかな
傾斜を与えることができる。増加する主な工程はポジレ
ジスト塗布および露光であり、マスク合わせ等の煩雑な
工程は伴わない。これによって、必要な配線の切断や、
逆に無関係な配線の短絡などの不具合の発生を効果的に
防止することができ、またこの技術を微細ＭＯＳトラン
ジスタにおいて必須のＬＤＤ構造のサイドスペーサの形
成に利用すると、微細化に適した範囲でＬＤＤ領域長を
制御性よく長く形成することができる。さらにコンタク
トホールの形成にもこの技術を利用することができ、微
細で側壁のなだらかなコンタクトホールを形成すること
ができる。
【図１】本発明の半導体装置の製造方法の一実施例の工
程順断面図である。
程順断面図である。
【図２】本発明の半導体装置の製造方法の他の実施例の
工程順断面図である。
工程順断面図である。
【図３】本発明の半導体装置の製造方法の他の実施例の
工程順断面図である。
工程順断面図である。
【図４】本発明の半導体装置の製造方法の他の実施例の
工程順断面図である。
工程順断面図である。
１０１、３０１ 下地膜 １０２、２０２、３０２ 段差部 １０３、２０３、３０３、４０３ ポジレジスト側壁 ２０１ シリコン基板 ２０４ ゲート電極 ２０５ ゲート絶縁膜 ２０６ 絶縁膜 ２０７ サイドスペーサ ３０６ ポリシリコン層 ３０７ シリコン酸化膜 ４０１ 中間絶縁膜 ４０２ 開孔部 ４０３ コンタクトホール
Claims (4)
- 【請求項１】 表面に段差を有する半導体基板上の下地
膜上にポジレジストを厚く全面に塗布した後に露光し現
像する工程と、一部残存した該ポジレジストをマスクと
して該下地膜を異方性エッチングによりエッチングする
工程と、残存した該ポジレジストを除去する工程とから
なる半導体装置の製造方法。 - 【請求項２】 ＭＯＳトランジスタのゲート電極上に絶
縁膜を形成し、該絶縁膜上にポジレジストを厚く全面に
塗布した後に露光し現像する工程と、一部残存した該ポ
ジレジストをマスクとして該絶縁膜を異方性エッチング
により除去する工程と、残存した該ポジレジストを除去
する工程とからなる半導体装置の製造方法。 - 【請求項３】 表面に段差を有する半導体基板上の下地
膜上にポリシリコン膜を形成し、該ポリシリコン膜上に
ポジレジストを厚く全面に塗布した後に露光し現像する
工程と、一部残存した該ポジレジストをマスクとして該
ポリシリコン膜を異方性エッチングにより除去する工程
と、残存した該ポジレジストを除去する工程と、熱酸化
により、該ポリシリコン膜をシリコン酸化膜に変える工
程とからなる半導体装置の製造方法。 - 【請求項４】 厚い中間絶縁膜を形成し、所定のパター
ンにレジストを整形した後、エッチングにより該中間絶
縁膜の途中まで開孔する工程と、該中間絶縁膜上にポジ
レジストを厚く全面に塗布した後に露光し現像する工程
と、一部残存した該ポジレジストをマスクとして該中間
絶縁膜を異方性エッチングにより除去する工程と、残存
した該ポジレジストを除去する工程とからなる半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24785292A JPH0697129A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24785292A JPH0697129A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697129A true JPH0697129A (ja) | 1994-04-08 |
Family
ID=17169615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24785292A Pending JPH0697129A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147215A (ja) * | 2007-12-17 | 2009-07-02 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
-
1992
- 1992-09-17 JP JP24785292A patent/JPH0697129A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147215A (ja) * | 2007-12-17 | 2009-07-02 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100359780B1 (ko) | 반도체 소자의 제조방법 | |
| US20060216878A1 (en) | Method for fabricating semiconductor device | |
| JPH11330245A (ja) | 半導体装置のコンタクト形成方法 | |
| KR100319610B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조방법 | |
| JPH0697129A (ja) | 半導体装置の製造方法 | |
| JP2001176983A (ja) | 半導体装置及びその製造方法 | |
| JPH05283519A (ja) | 半導体装置の製造方法 | |
| JP2754202B2 (ja) | 半導体素子の製造方法 | |
| KR100390458B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100587595B1 (ko) | 반도체소자의 제조방법 | |
| KR100271661B1 (ko) | 반도체 소자 제조방법 | |
| JPH0653160A (ja) | セルフアラインコンタクト形成法 | |
| JPH09331043A (ja) | 半導体記憶装置の製造方法 | |
| KR100280537B1 (ko) | 반도체장치 제조방법 | |
| KR20020002682A (ko) | 반도체 소자의 제조방법 | |
| KR100511931B1 (ko) | 반도체 메모리 제조방법 | |
| KR100677992B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100192474B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100547241B1 (ko) | 듀얼 게이트 유전체를 갖는 반도체 소자 제조 방법 | |
| KR940006659B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100460704B1 (ko) | 에스램의바텀게이트형박막트랜지스터제조방법 | |
| KR0124573B1 (ko) | 반도체 장치의 제조방법 | |
| KR20030000824A (ko) | 반도체소자의 커패시터 제조방법 | |
| JPH0653519A (ja) | 半導体不揮発性メモリおよびその製造方法 | |
| KR19990005825A (ko) | 폴리사이드게이트구조를 갖는 더블 폴리 커페시터 형성방법 |