JPH04241503A - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JPH04241503A JPH04241503A JP1487291A JP1487291A JPH04241503A JP H04241503 A JPH04241503 A JP H04241503A JP 1487291 A JP1487291 A JP 1487291A JP 1487291 A JP1487291 A JP 1487291A JP H04241503 A JPH04241503 A JP H04241503A
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- JP
- Japan
- Prior art keywords
- current
- current output
- mos transistor
- mirror circuit
- mos transistors
- Prior art date
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- Pending
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- Continuous-Control Power Sources That Use Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はカレントミラー回路に関
し、詳しくは基準用ＭＯＳトランジスタに対して複数の
電流出力用ＭＯＳトランジスタを並列接続したカレント
ミラー回路に関する。
し、詳しくは基準用ＭＯＳトランジスタに対して複数の
電流出力用ＭＯＳトランジスタを並列接続したカレント
ミラー回路に関する。
【０００２】
【従来の技術】例えば、図３に示すカレントミラー回路
は、複数のＭＯＳトランジスタ（Ｑ０）（Ｑ１）（Ｑ２
）…（Ｑｎ）で構成されたものである。具体的には、基
準用ＭＯＳトランジスタ（Ｑ０）のドレインと電源電圧
ＶＣＣが印加される給電端子（Ａ）との間に定電流源（
ＩＲ）を接続し、そのソースをＧＮＤ端子（Ｂ）に接続
する。この基準用ＭＯＳトランジスタ（Ｑ０）に対して
複数の電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）
…（Ｑｎ）を並列接続する。即ち、基準用ＭＯＳトラン
ジスタ（Ｑ０）のゲートに各電流出力用ＭＯＳトランジ
スタ（Ｑ１）（Ｑ２）…（Ｑｎ）のゲートを共通接続し
、各ソースも同様に基準用ＭＯＳトランジスタ（Ｑ０）
のソースに共通接続した上でＧＮＤ端子（Ｂ）に接続し
、各電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…
（Ｑｎ）のドレインを電流出力端子（Ｃ１）（Ｃ２）…
（Ｃｎ）に導出して接続する。
は、複数のＭＯＳトランジスタ（Ｑ０）（Ｑ１）（Ｑ２
）…（Ｑｎ）で構成されたものである。具体的には、基
準用ＭＯＳトランジスタ（Ｑ０）のドレインと電源電圧
ＶＣＣが印加される給電端子（Ａ）との間に定電流源（
ＩＲ）を接続し、そのソースをＧＮＤ端子（Ｂ）に接続
する。この基準用ＭＯＳトランジスタ（Ｑ０）に対して
複数の電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）
…（Ｑｎ）を並列接続する。即ち、基準用ＭＯＳトラン
ジスタ（Ｑ０）のゲートに各電流出力用ＭＯＳトランジ
スタ（Ｑ１）（Ｑ２）…（Ｑｎ）のゲートを共通接続し
、各ソースも同様に基準用ＭＯＳトランジスタ（Ｑ０）
のソースに共通接続した上でＧＮＤ端子（Ｂ）に接続し
、各電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…
（Ｑｎ）のドレインを電流出力端子（Ｃ１）（Ｃ２）…
（Ｃｎ）に導出して接続する。
【０００３】上記構成からなるカレントミラー回路では
、基準用ＭＯＳトランジスタ（Ｑ０）に電源電圧ＶＣＣ
を印加してそのドレイン・ソース間に定電流源（ＩＲ）
に基づく基準電流ｉ０を流すと、各電流出力用ＭＯＳト
ランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）のドレイン・ソ
ース間にミラー比に応じた電流ｉ１、ｉ２、…、ｉｎが
流れる。
、基準用ＭＯＳトランジスタ（Ｑ０）に電源電圧ＶＣＣ
を印加してそのドレイン・ソース間に定電流源（ＩＲ）
に基づく基準電流ｉ０を流すと、各電流出力用ＭＯＳト
ランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）のドレイン・ソ
ース間にミラー比に応じた電流ｉ１、ｉ２、…、ｉｎが
流れる。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来のカレントミラー回路では、基準用ＭＯＳトランジス
タ（Ｑ０）のドレイン・ソース間に定電流源（ＩＲ）に
基づく基準電流ｉ０を流すと、各電流出力用ＭＯＳトラ
ンジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）のドレイン・ソー
ス間にはミラー比に応じて決まった電流ｉ１、ｉ２、…
、ｉｎしか流れない。そのため、各電流出力用ＭＯＳト
ランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）について、ユー
ザ等が必要に応じて上述のミラー比で決定される値とは
異なる電流ｉ１、ｉ２、…、ｉｎを得ようとしてもその
ような電流出力を得ることが困難であった。
来のカレントミラー回路では、基準用ＭＯＳトランジス
タ（Ｑ０）のドレイン・ソース間に定電流源（ＩＲ）に
基づく基準電流ｉ０を流すと、各電流出力用ＭＯＳトラ
ンジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）のドレイン・ソー
ス間にはミラー比に応じて決まった電流ｉ１、ｉ２、…
、ｉｎしか流れない。そのため、各電流出力用ＭＯＳト
ランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）について、ユー
ザ等が必要に応じて上述のミラー比で決定される値とは
異なる電流ｉ１、ｉ２、…、ｉｎを得ようとしてもその
ような電流出力を得ることが困難であった。
【０００５】そこで、本発明は上記問題点に鑑みて提案
されたもので、その目的とするところは、必要に応じて
各電流出力用ＭＯＳトランジスタの電流出力を所望値に
制御し得るカレントミラー回路を提供することにある。
されたもので、その目的とするところは、必要に応じて
各電流出力用ＭＯＳトランジスタの電流出力を所望値に
制御し得るカレントミラー回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明における上記目的
を達成するための技術的手段は、基準用ＭＯＳトランジ
スタに対して複数の電流出力用ＭＯＳトランジスタを並
列接続したカレントミラー回路において、上記ＭＯＳト
ランジスタは複数のゲートを有し、且つ、電流出力用Ｍ
ＯＳトランジスタのゲートをコントロールする制御入力
端子を付加したことである。
を達成するための技術的手段は、基準用ＭＯＳトランジ
スタに対して複数の電流出力用ＭＯＳトランジスタを並
列接続したカレントミラー回路において、上記ＭＯＳト
ランジスタは複数のゲートを有し、且つ、電流出力用Ｍ
ＯＳトランジスタのゲートをコントロールする制御入力
端子を付加したことである。
【０００７】
【作用】本発明に係るカレントミラー回路では、複数の
ゲートを有する電流出力用ＭＯＳトランジスタに制御入
力端子を付加したから、その制御入力端子からの制御信
号により、各電流出力用トランジスタのゲートをコント
ロールし、そのドレイン・ソース間に流れる電流を所望
値に設定することができる。
ゲートを有する電流出力用ＭＯＳトランジスタに制御入
力端子を付加したから、その制御入力端子からの制御信
号により、各電流出力用トランジスタのゲートをコント
ロールし、そのドレイン・ソース間に流れる電流を所望
値に設定することができる。
【０００８】
【実施例】本発明に係るカレントミラー回路の実施例を
図１及び図３を参照しながら説明する。図１に示す実施
例のカレントミラー回路は、複数のＭＯＳトランジスタ
（Ｑ０）（Ｑ１）（Ｑ２）…（Ｑｎ）からなり、各ＭＯ
Ｓトランジスタ（Ｑ０）（Ｑ１）（Ｑ２）…（Ｑｎ）は
複数〔図では三つ〕のゲートＧ１、Ｇ２、Ｇ３〔以下第
１、第２、第３ゲートと称す〕を有する。具体的には、
基準用ＭＯＳトランジスタ（Ｑ０）のドレインと電源電
圧ＶＣＣが印加される給電端子（Ａ）との間に定電流源
（ＩＲ）を接続し、そのソースをＧＮＤ端子（Ｂ）に接
続する。この基準用ＭＯＳトランジスタ（Ｑ０）に対し
て複数の電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２
）…（Ｑｎ）を並列接続する。この時、基準用ＭＯＳト
ランジスタ（Ｑ０）の第１ゲートＧ１に各電流出力用Ｍ
ＯＳトランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）の第１ゲ
ートＧ１を共通接続し、各ソースも同様に基準ＭＯＳト
ランジスタ（Ｑ０）のソースに共通接続した上でＧＮＤ
端子（Ｂ）に接続し、各電流出力用ＭＯＳトランジスタ
（Ｑ１）（Ｑ２）…（Ｑｎ）のドレインを電流出力端子
（Ｃ１）（Ｃ２）…（Ｃｎ）に導出して接続する。また
、上記基準用ＭＯＳトランジスタ（Ｑ０）の第２及び第
３ゲートＧ２、Ｇ３を給電端子（Ａ）に接続する。更に
、電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…（
Ｑｎ）の第２ゲート並びに第３ゲートＧ２、Ｇ３を夫々
導出して制御入力端子（Ｄ１）（Ｄ２）…（Ｄｎ）並び
に（Ｅ１）（Ｅ２）…（Ｅｎ）〔以下第１及び第２の制
御入力端子と称す〕に接続する。
図１及び図３を参照しながら説明する。図１に示す実施
例のカレントミラー回路は、複数のＭＯＳトランジスタ
（Ｑ０）（Ｑ１）（Ｑ２）…（Ｑｎ）からなり、各ＭＯ
Ｓトランジスタ（Ｑ０）（Ｑ１）（Ｑ２）…（Ｑｎ）は
複数〔図では三つ〕のゲートＧ１、Ｇ２、Ｇ３〔以下第
１、第２、第３ゲートと称す〕を有する。具体的には、
基準用ＭＯＳトランジスタ（Ｑ０）のドレインと電源電
圧ＶＣＣが印加される給電端子（Ａ）との間に定電流源
（ＩＲ）を接続し、そのソースをＧＮＤ端子（Ｂ）に接
続する。この基準用ＭＯＳトランジスタ（Ｑ０）に対し
て複数の電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２
）…（Ｑｎ）を並列接続する。この時、基準用ＭＯＳト
ランジスタ（Ｑ０）の第１ゲートＧ１に各電流出力用Ｍ
ＯＳトランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）の第１ゲ
ートＧ１を共通接続し、各ソースも同様に基準ＭＯＳト
ランジスタ（Ｑ０）のソースに共通接続した上でＧＮＤ
端子（Ｂ）に接続し、各電流出力用ＭＯＳトランジスタ
（Ｑ１）（Ｑ２）…（Ｑｎ）のドレインを電流出力端子
（Ｃ１）（Ｃ２）…（Ｃｎ）に導出して接続する。また
、上記基準用ＭＯＳトランジスタ（Ｑ０）の第２及び第
３ゲートＧ２、Ｇ３を給電端子（Ａ）に接続する。更に
、電流出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…（
Ｑｎ）の第２ゲート並びに第３ゲートＧ２、Ｇ３を夫々
導出して制御入力端子（Ｄ１）（Ｄ２）…（Ｄｎ）並び
に（Ｅ１）（Ｅ２）…（Ｅｎ）〔以下第１及び第２の制
御入力端子と称す〕に接続する。
【０００９】上記構成からなるカレントミラー回路では
、従来と同様、基準用ＭＯＳトランジスタ（Ｑ０）に電
源電圧ＶＣＣを印加してそのドレイン・ソース間に定電
流源（ＩＲ）に基づく基準電流ｉ０を流すと、各電流出
力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）の
ドレイン・ソース間にミラー比に応じた電流ｉ１、ｉ２
、…、ｉｎが流れる。ここで、本発明では、第１或いは
第２の制御入力端子（Ｄ１）（Ｄ２）…（Ｄｎ）及び（
Ｅ１）（Ｅ２）…（Ｅｎ）からの制御信号により各電流
出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）
の第２或いは第３ゲートＧ２、Ｇ３をコントロールする
。即ち、上記制御信号により第２或いは第３ゲートＧ２
、Ｇ３に電圧が印加されると、そのドレイン・ソース間
に印加電圧に応じて任意に設定され得る電流ｉ１、ｉ２
、…、ｉｎが流れる。これによって、ユーザ等が必要に
応じて上述のミラー比で決定される値とは異なる電流ｉ
１、ｉ２、…、ｉｎを得ようとした場合でも、その必要
な電流出力を各電流出力用トランジスタ（Ｑ１）（Ｑ２
）…（Ｑｎ）の電流出力端子（Ｃ１）（Ｃ２）…（Ｃｎ
）に得ることができる。
、従来と同様、基準用ＭＯＳトランジスタ（Ｑ０）に電
源電圧ＶＣＣを印加してそのドレイン・ソース間に定電
流源（ＩＲ）に基づく基準電流ｉ０を流すと、各電流出
力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）の
ドレイン・ソース間にミラー比に応じた電流ｉ１、ｉ２
、…、ｉｎが流れる。ここで、本発明では、第１或いは
第２の制御入力端子（Ｄ１）（Ｄ２）…（Ｄｎ）及び（
Ｅ１）（Ｅ２）…（Ｅｎ）からの制御信号により各電流
出力用ＭＯＳトランジスタ（Ｑ１）（Ｑ２）…（Ｑｎ）
の第２或いは第３ゲートＧ２、Ｇ３をコントロールする
。即ち、上記制御信号により第２或いは第３ゲートＧ２
、Ｇ３に電圧が印加されると、そのドレイン・ソース間
に印加電圧に応じて任意に設定され得る電流ｉ１、ｉ２
、…、ｉｎが流れる。これによって、ユーザ等が必要に
応じて上述のミラー比で決定される値とは異なる電流ｉ
１、ｉ２、…、ｉｎを得ようとした場合でも、その必要
な電流出力を各電流出力用トランジスタ（Ｑ１）（Ｑ２
）…（Ｑｎ）の電流出力端子（Ｃ１）（Ｃ２）…（Ｃｎ
）に得ることができる。
【００１０】尚、上記実施例では第１、第２、第３ゲー
トＧ１、Ｇ２、Ｇ３の三つのゲートを有するＭＯＳトラ
ンジスタ（Ｑ０）（Ｑ１）（Ｑ２）…（Ｑｎ）について
説明したが、本発明はこれに限定されることなく、上記
ＭＯＳトランジスタのゲートを二つ或いはそれ以上設け
るようにしてもよいのは勿論である。
トＧ１、Ｇ２、Ｇ３の三つのゲートを有するＭＯＳトラ
ンジスタ（Ｑ０）（Ｑ１）（Ｑ２）…（Ｑｎ）について
説明したが、本発明はこれに限定されることなく、上記
ＭＯＳトランジスタのゲートを二つ或いはそれ以上設け
るようにしてもよいのは勿論である。
【００１１】最後に、本発明のカレントミラー回路の応
用例を図２に示す。同図に示す応用例はＤ／Ａ変換回路
であり、図１と同一、又は相当部分には同一参照符号を
付して重複説明は省略する。このＤ／Ａ変換回路でのカ
レントミラー回路では、基準用ＭＯＳトランジスタ（Ｑ
０）に対して四つの電流出力用ＭＯＳトランジスタ（Ｑ
１）〜（Ｑ４）を並列接続したもので、各ＭＯＳトラン
ジスタ（Ｑ０）（Ｑ１）〜（Ｑ４）は第１、第２ゲート
Ｇ１、Ｇ２を有する。四つの電流出力用ＭＯＳトランジ
スタ（Ｑ１）〜（Ｑ４）の第２ゲートＧ２は制御入力端
子（Ｃ１）〜（Ｃ４）を介してラッチ回路（ａ）の出力
に接続される。尚、各電流出力用ＭＯＳトランジスタ（
Ｑ１）〜（Ｑ４）のドレインと給電端子（Ａ）間には抵
抗（Ｒ）が接続される。
用例を図２に示す。同図に示す応用例はＤ／Ａ変換回路
であり、図１と同一、又は相当部分には同一参照符号を
付して重複説明は省略する。このＤ／Ａ変換回路でのカ
レントミラー回路では、基準用ＭＯＳトランジスタ（Ｑ
０）に対して四つの電流出力用ＭＯＳトランジスタ（Ｑ
１）〜（Ｑ４）を並列接続したもので、各ＭＯＳトラン
ジスタ（Ｑ０）（Ｑ１）〜（Ｑ４）は第１、第２ゲート
Ｇ１、Ｇ２を有する。四つの電流出力用ＭＯＳトランジ
スタ（Ｑ１）〜（Ｑ４）の第２ゲートＧ２は制御入力端
子（Ｃ１）〜（Ｃ４）を介してラッチ回路（ａ）の出力
に接続される。尚、各電流出力用ＭＯＳトランジスタ（
Ｑ１）〜（Ｑ４）のドレインと給電端子（Ａ）間には抵
抗（Ｒ）が接続される。
【００１２】このカレントミラー回路を使用したＤ／Ａ
変換回路では、デジタルのデータ２０、２１、２２、２
３がラッチ回路（ａ）に入力されると、ラッチ信号Ｓに
基づいてラッチ回路（ａ）から上記データ２０、２１、
２２、２３が順次出力され、これが各電流出力用ＭＯＳ
トランジスタ（Ｑ１）〜（Ｑ４）の制御入力として制御
入力端子（Ｃ１）〜（Ｃ４）から各第２ゲートＧ２に順
次入力される。この制御入力に基づいて各電流出力用Ｍ
ＯＳトランジスタ（Ｑ１）〜（Ｑ４）の第２ゲートＧ２
をコントロールすることにより、そのドレイン・ソース
間に上記データ２０、２１、２２、２３に応じた電流比
でもって電流ｉ１〜ｉ４が流れ、この電流ｉ１〜ｉ４に
より抵抗（Ｒ）の両端である出力端子（Ｃ０）（Ｃ）間
にアナログ出力Ｖ０が得られる。
変換回路では、デジタルのデータ２０、２１、２２、２
３がラッチ回路（ａ）に入力されると、ラッチ信号Ｓに
基づいてラッチ回路（ａ）から上記データ２０、２１、
２２、２３が順次出力され、これが各電流出力用ＭＯＳ
トランジスタ（Ｑ１）〜（Ｑ４）の制御入力として制御
入力端子（Ｃ１）〜（Ｃ４）から各第２ゲートＧ２に順
次入力される。この制御入力に基づいて各電流出力用Ｍ
ＯＳトランジスタ（Ｑ１）〜（Ｑ４）の第２ゲートＧ２
をコントロールすることにより、そのドレイン・ソース
間に上記データ２０、２１、２２、２３に応じた電流比
でもって電流ｉ１〜ｉ４が流れ、この電流ｉ１〜ｉ４に
より抵抗（Ｒ）の両端である出力端子（Ｃ０）（Ｃ）間
にアナログ出力Ｖ０が得られる。
【００１３】
【発明の効果】本発明に係るカレントミラー回路によれ
ば、ＭＯＳトランジスタは複数のゲートを有し、且つ、
電流出力用ＭＯＳトランジスタのゲートをコントロール
する制御入力端子を付加したことにより、簡便な手段に
よりユーザ等が必要とする任意の電流出力を得ることが
でき、例えば、簡単な回路構成からなるＤ／Ａ変換回路
などを実現することができてその実用的価値は大である
。
ば、ＭＯＳトランジスタは複数のゲートを有し、且つ、
電流出力用ＭＯＳトランジスタのゲートをコントロール
する制御入力端子を付加したことにより、簡便な手段に
よりユーザ等が必要とする任意の電流出力を得ることが
でき、例えば、簡単な回路構成からなるＤ／Ａ変換回路
などを実現することができてその実用的価値は大である
。
【図１】本発明に係るカレントミラー回路の実施例を示
す回路図。
す回路図。
【図２】本発明のカレントミラー回路の応用例であるＤ
／Ａ変換回路を示す回路図。
／Ａ変換回路を示す回路図。
【図３】カレントミラー回路の従来例を示す回路図。
Ｑ０ 基準用ＭＯＳトラン
ジスタＱ１、Ｑ２、…、Ｑｎ 電流出力用ＭＯＳトラ
ンジスタＧ１、Ｇ２、Ｇ３ ゲート
ジスタＱ１、Ｑ２、…、Ｑｎ 電流出力用ＭＯＳトラ
ンジスタＧ１、Ｇ２、Ｇ３ ゲート
Claims (1)
- 【請求項１】 基準用ＭＯＳトランジスタに対して複
数の電流出力用ＭＯＳトランジスタを並列接続したカレ
ントミラー回路において、上記ＭＯＳトランジスタは複
数のゲートを有し、且つ、電流出力用ＭＯＳトランジス
タのゲートをコントロールする制御入力端子を付加した
ことを特徴とするカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487291A JPH04241503A (ja) | 1991-01-14 | 1991-01-14 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487291A JPH04241503A (ja) | 1991-01-14 | 1991-01-14 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241503A true JPH04241503A (ja) | 1992-08-28 |
Family
ID=11873111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1487291A Pending JPH04241503A (ja) | 1991-01-14 | 1991-01-14 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241503A (ja) |
-
1991
- 1991-01-14 JP JP1487291A patent/JPH04241503A/ja active Pending
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