JPH03214808A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH03214808A JPH03214808A JP2009561A JP956190A JPH03214808A JP H03214808 A JPH03214808 A JP H03214808A JP 2009561 A JP2009561 A JP 2009561A JP 956190 A JP956190 A JP 956190A JP H03214808 A JPH03214808 A JP H03214808A
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- constant current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、電圧比較回路に係り、特にシュミット型の電
圧比較回路に関する。
圧比較回路に関する。
（従来の技術）
第９図は、従来のシュミット型の電圧比較回路を示して
おり、Ｑ１およびＱ２はエミッタ同士が共通接続された
差動対をなすＰＮＰ トランジスタ、９１はＶｃｃ電源
と上記差動対トランジスタＱ１およびＱ２のエミッタ共
通接続点との間に接続された第１の定電流源、Ｑ３は上
記トランジスタＱ１のコレクタと接地電位ＧＮＤとの間
にコレクタ・エミッタ間が接続され、コレクタ・ベース
相互が接続されたＮＰＮ トランジスタ、Ｑ４は上記ト
ランジスタＱ２のコレクタとＧＮＤとの間にコレクタ・
エミッタ間が接続され、上記トランジスタＱ３とベース
相互が接続されたＮＰＮトランジスタ、Ｒ１〜Ｒ３は基
準電圧Ｖ ＩＩＥＰ源とＧＮＤとの間に直列に接続され
た抵抗であり、抵抗Ｒ１およびＲ２の直列接続点が前記
差動対トランジスタのうちの一方のトランジスタＱ１の
ベースに接続されている。Ｑ５は前記トランジスタＱ４
のコレクタにベースが接続され、エミッタがＧＮＤに接
続されたＮＰＮ ｝ランジスタ、９２は前記Ｖｃｃ電源
と上記トランジスタＱ５のコレクタとの間に接続された
第２の定電流源、Ｑ６は上記トランジスタＱ５のコレク
タにベースが接続され、エミッタがＧＮＤに接続された
ＮＰＮトランジスタ、Ｒは前記Ｖｃｃ電源と上記トラン
ジスタＱ６のコレクタとの間に接続された抵抗、Ｑ７は
前記抵抗Ｒ２およびＲ３の直列接続点にコレクタが接続
され、エミッタがＧＮＤに接続され、ベースが前記トラ
ンジスタＱ６のベースに接続されたバイアス切換え用の
ＮＰＮ ｝ランジスタであり、前記トランジスタＱ６の
コレクタから出力電圧Ｖｏｕｔが取り出される。
おり、Ｑ１およびＱ２はエミッタ同士が共通接続された
差動対をなすＰＮＰ トランジスタ、９１はＶｃｃ電源
と上記差動対トランジスタＱ１およびＱ２のエミッタ共
通接続点との間に接続された第１の定電流源、Ｑ３は上
記トランジスタＱ１のコレクタと接地電位ＧＮＤとの間
にコレクタ・エミッタ間が接続され、コレクタ・ベース
相互が接続されたＮＰＮ トランジスタ、Ｑ４は上記ト
ランジスタＱ２のコレクタとＧＮＤとの間にコレクタ・
エミッタ間が接続され、上記トランジスタＱ３とベース
相互が接続されたＮＰＮトランジスタ、Ｒ１〜Ｒ３は基
準電圧Ｖ ＩＩＥＰ源とＧＮＤとの間に直列に接続され
た抵抗であり、抵抗Ｒ１およびＲ２の直列接続点が前記
差動対トランジスタのうちの一方のトランジスタＱ１の
ベースに接続されている。Ｑ５は前記トランジスタＱ４
のコレクタにベースが接続され、エミッタがＧＮＤに接
続されたＮＰＮ ｝ランジスタ、９２は前記Ｖｃｃ電源
と上記トランジスタＱ５のコレクタとの間に接続された
第２の定電流源、Ｑ６は上記トランジスタＱ５のコレク
タにベースが接続され、エミッタがＧＮＤに接続された
ＮＰＮトランジスタ、Ｒは前記Ｖｃｃ電源と上記トラン
ジスタＱ６のコレクタとの間に接続された抵抗、Ｑ７は
前記抵抗Ｒ２およびＲ３の直列接続点にコレクタが接続
され、エミッタがＧＮＤに接続され、ベースが前記トラ
ンジスタＱ６のベースに接続されたバイアス切換え用の
ＮＰＮ ｝ランジスタであり、前記トランジスタＱ６の
コレクタから出力電圧Ｖｏｕｔが取り出される。
上記電圧比較回路において、差動対トランジスタのうち
の他方のトランジスタＱ２のベースに印加される入力電
圧ＶＩＮの立上り時の閾値レベル（反転レベル）’ＶＴ
Ｉ｛ＩＪは、 であり、入力電圧ＶＩＮの立下り時の閾値レベルＶ Ｔ
ＨＤは、 ・・・ ２ である。ここで、ＲＳＡＴはバイアス切換え用のトラン
ジスタＱ７のオン抵抗（コレクタ・エミッタ間飽和抵抗
）であり、通常、非常に小さいので、となる。従って、
シュミット幅は、ＶＴ｝ＩＩＪとＶ Ｔ｝ＩＤとの間の
電圧幅で決まる。
の他方のトランジスタＱ２のベースに印加される入力電
圧ＶＩＮの立上り時の閾値レベル（反転レベル）’ＶＴ
Ｉ｛ＩＪは、 であり、入力電圧ＶＩＮの立下り時の閾値レベルＶ Ｔ
ＨＤは、 ・・・ ２ である。ここで、ＲＳＡＴはバイアス切換え用のトラン
ジスタＱ７のオン抵抗（コレクタ・エミッタ間飽和抵抗
）であり、通常、非常に小さいので、となる。従って、
シュミット幅は、ＶＴ｝ＩＩＪとＶ Ｔ｝ＩＤとの間の
電圧幅で決まる。
しかし、電圧比較回路のシュミット幅を小さくしたい場
合、Ｒ ．Ａ．を含む項が常に誤差になり、この誤差の
影響を無視できず、回路設計が困難になる。
合、Ｒ ．Ａ．を含む項が常に誤差になり、この誤差の
影響を無視できず、回路設計が困難になる。
（発明が解決しようとする課８）
上記したように従来のシュミット型の電圧比較回路は、
シュミット幅を小さくしたい場合に、１・ランジスタの
オン抵抗Ｒ５ＡＴを含む項に起因する誤差の影響を無視
できず、回路設計が困難になるという問題がある。
シュミット幅を小さくしたい場合に、１・ランジスタの
オン抵抗Ｒ５ＡＴを含む項に起因する誤差の影響を無視
できず、回路設計が困難になるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、簡単な回路構成でありながら、シュミット幅
を小さくしたい場合にも正確に設定し得るシュミット型
の電圧比較回路を提供することにある。
の目的は、簡単な回路構成でありながら、シュミット幅
を小さくしたい場合にも正確に設定し得るシュミット型
の電圧比較回路を提供することにある。
［発明の構成コ
（課題を解決するための手段）
本発明の電圧比較回路は、差動入力として入力電圧およ
び基準電圧が与えられる差動増幅回路の差動対トランジ
スタの各コレクタと１つの定電流源との間にそれぞれス
イッチ素子が接続され、この各スイッチ素子が選択的に
導通するように上記差動増幅回路の出力に応じて切換え
制御されることを特徴とする。
び基準電圧が与えられる差動増幅回路の差動対トランジ
スタの各コレクタと１つの定電流源との間にそれぞれス
イッチ素子が接続され、この各スイッチ素子が選択的に
導通するように上記差動増幅回路の出力に応じて切換え
制御されることを特徴とする。
（作用）
入力電圧が基準電圧より低い時には、差動増幅回路の出
力電圧はある論理レベルになっており、差動対トランジ
スタのうちのオン状態のトランジスタに接続されている
一方のスイッチ素子がオン、他方のスイッチ素子がオフ
状態であり、定電流源の電流はオン状態のスイッチ素子
を経て流れる。
力電圧はある論理レベルになっており、差動対トランジ
スタのうちのオン状態のトランジスタに接続されている
一方のスイッチ素子がオン、他方のスイッチ素子がオフ
状態であり、定電流源の電流はオン状態のスイッチ素子
を経て流れる。
この状態から、入力電圧の値が増加し、基準電圧より大
きいある値になると、差動対トランジスタのオン、オフ
状態が反転し、出力電圧の論理レベルが反転し、２個の
スイッチ素子のオン、オフ状態が反転し、定電流源の電
流はオン状態に反転したスイッチ素子を経て流れる。こ
のような動作に際して、出力電圧が“Ｈ”レベルから“
Ｌ″レベルに切り換わる時の入力電圧の閾値レベルと、
出力電圧が４Ｌ” レベルから”Ｈ”レベルに切り換わ
る時の入力電圧の閾値レベルとに差（シュミット幅）を
持つようになり、定電流源の電流の大きさを変えること
によりシュミット幅を任意に設定することが可能になる
。
きいある値になると、差動対トランジスタのオン、オフ
状態が反転し、出力電圧の論理レベルが反転し、２個の
スイッチ素子のオン、オフ状態が反転し、定電流源の電
流はオン状態に反転したスイッチ素子を経て流れる。こ
のような動作に際して、出力電圧が“Ｈ”レベルから“
Ｌ″レベルに切り換わる時の入力電圧の閾値レベルと、
出力電圧が４Ｌ” レベルから”Ｈ”レベルに切り換わ
る時の入力電圧の閾値レベルとに差（シュミット幅）を
持つようになり、定電流源の電流の大きさを変えること
によりシュミット幅を任意に設定することが可能になる
。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、集積回路に形成されたシュミッ１・型の電圧
比較回路を示しており、Ｑ１およびＱ２はエミッタ同士
が共通接続され、各ベースに対応して基準電圧ＶＲＥＦ
および入力電圧ＶＩＮが印加される差動対をなすＰＮＰ
｝ランジスタ、Ｉ１はＶＣＣ電源と上記差動対トラン
ジスタＱ１およびＱ２のエミッタ共通接続点との間に接
続された第１の定電流源、Ｑ３は上記トランジスタＱ１
のコレクタと接地電位ＧＮＤとの間にコレクタ・エミッ
タ間が接続され、コレクタ・ベース相互が接続されたＮ
ＰＮ トランジスタ、Ｑ４は上記トランジスタＱ２のコ
レクタとＧＮＤとの間にコレクタ・エミッタ間が接続さ
れ、上記トランジスタＱ３とべ一ス相互が接続されたＮ
ＰＮトランジスタであり、これらのトランジスタＱ１〜
Ｑ４および第１の定電流源Ｉ１は差動増幅回路１０を形
成している。
比較回路を示しており、Ｑ１およびＱ２はエミッタ同士
が共通接続され、各ベースに対応して基準電圧ＶＲＥＦ
および入力電圧ＶＩＮが印加される差動対をなすＰＮＰ
｝ランジスタ、Ｉ１はＶＣＣ電源と上記差動対トラン
ジスタＱ１およびＱ２のエミッタ共通接続点との間に接
続された第１の定電流源、Ｑ３は上記トランジスタＱ１
のコレクタと接地電位ＧＮＤとの間にコレクタ・エミッ
タ間が接続され、コレクタ・ベース相互が接続されたＮ
ＰＮ トランジスタ、Ｑ４は上記トランジスタＱ２のコ
レクタとＧＮＤとの間にコレクタ・エミッタ間が接続さ
れ、上記トランジスタＱ３とべ一ス相互が接続されたＮ
ＰＮトランジスタであり、これらのトランジスタＱ１〜
Ｑ４および第１の定電流源Ｉ１は差動増幅回路１０を形
成している。
Ｍ１およびＭ２は差動対トランジスタＱ１およびＱ２の
各コレクタと第２の定電流源Ｉ２との間にそれぞれ接続
され、上記差動増幅回路１０の出力に応じて選択的に導
通するように切換え制御されるアナログスイッチ素子で
ある。Ｑ５は前記トランジスタＱ４のコレクタにベース
が接続され、エミッタがＧＮＤに接続されたＮＰＮトラ
ンジスタ、Ｉ３は前記Ｖ ｃｃｔ源と上記トランジスタ
Ｑ５のコレクタとの間に接続された第３の定電流源、Ｑ
６は上記トランジスタＱ５のコレクタにベースが接続さ
れ、エミッタがＧＮＤに接続されたＮＰＮトランジスタ
、ＲはＶＣＣ電源と上記トランジスタＱ６のコレクタと
の間に接続された負荷抵抗であり、トランジスタＱ６の
コレクタから出力電圧Ｖｏｕｔが取り出される。なお、
上記スイッチ素子Ｍ１、Ｍ２はそれぞれ例えばＮチャネ
ルのＭＯＳ（絶縁ゲート型）トランジスタが用いられて
おり、ＭＯＳトランジスタＭ２のゲートには前記出力電
圧Ｖｏｕｔが印加され、ＭＯＳトランジスタＭ１のゲー
トには前記出力電圧Ｖｏｕｔが反転回路ＩＶにより反転
された信号が印加されている。
各コレクタと第２の定電流源Ｉ２との間にそれぞれ接続
され、上記差動増幅回路１０の出力に応じて選択的に導
通するように切換え制御されるアナログスイッチ素子で
ある。Ｑ５は前記トランジスタＱ４のコレクタにベース
が接続され、エミッタがＧＮＤに接続されたＮＰＮトラ
ンジスタ、Ｉ３は前記Ｖ ｃｃｔ源と上記トランジスタ
Ｑ５のコレクタとの間に接続された第３の定電流源、Ｑ
６は上記トランジスタＱ５のコレクタにベースが接続さ
れ、エミッタがＧＮＤに接続されたＮＰＮトランジスタ
、ＲはＶＣＣ電源と上記トランジスタＱ６のコレクタと
の間に接続された負荷抵抗であり、トランジスタＱ６の
コレクタから出力電圧Ｖｏｕｔが取り出される。なお、
上記スイッチ素子Ｍ１、Ｍ２はそれぞれ例えばＮチャネ
ルのＭＯＳ（絶縁ゲート型）トランジスタが用いられて
おり、ＭＯＳトランジスタＭ２のゲートには前記出力電
圧Ｖｏｕｔが印加され、ＭＯＳトランジスタＭ１のゲー
トには前記出力電圧Ｖｏｕｔが反転回路ＩＶにより反転
された信号が印加されている。
次に、上記電圧比較回路の動作について、第２図に示す
入出力特性を参照しながら説明する。基準電圧ＶＲＥｒ
はある一定電圧とし、入力電圧ＶＩＮを基準電圧Ｖゎ，
より低い値から次第に増加させていく場合、ＶＩＮがＶ
Ｒ）！Ｆより低い時には、Ｉ−ランジスタＱ２はオン
、トランジスタＱ１はオフ、トランジスタＱ３およびＱ
４はオフ、トランジスタＱ５はオン、１・ランジスタＱ
６はオフであり、出力電圧Ｖｏｕｔは“Ｈ” （高）レ
ベル状態である。この時、トランジスタＭ２はオン、ト
ランジスタＭ１はオフであり、第２の定電流ｉＩｉＥ
Ｉ ２の電流はトランジスタＭ２を経てトランジスタＱ
２のコレクタ側に流れる。この状態から、入力電圧ＶＩ
Ｎの値を増加させていくと、基準電圧Ｖ。Ｆより大きい
ある値になると、トランジスタＱ１はオン、トランジス
タＱ２はオフ、トランジスタＱ３およびＱ４はオン、ト
ランジスタＱ５はオフ、トランジスタＱ６はオン状態に
反転し、出力電圧Ｖｏｕｔか“Ｌ” （低）レベル状態
に反転する。
入出力特性を参照しながら説明する。基準電圧ＶＲＥｒ
はある一定電圧とし、入力電圧ＶＩＮを基準電圧Ｖゎ，
より低い値から次第に増加させていく場合、ＶＩＮがＶ
Ｒ）！Ｆより低い時には、Ｉ−ランジスタＱ２はオン
、トランジスタＱ１はオフ、トランジスタＱ３およびＱ
４はオフ、トランジスタＱ５はオン、１・ランジスタＱ
６はオフであり、出力電圧Ｖｏｕｔは“Ｈ” （高）レ
ベル状態である。この時、トランジスタＭ２はオン、ト
ランジスタＭ１はオフであり、第２の定電流ｉＩｉＥ
Ｉ ２の電流はトランジスタＭ２を経てトランジスタＱ
２のコレクタ側に流れる。この状態から、入力電圧ＶＩ
Ｎの値を増加させていくと、基準電圧Ｖ。Ｆより大きい
ある値になると、トランジスタＱ１はオン、トランジス
タＱ２はオフ、トランジスタＱ３およびＱ４はオン、ト
ランジスタＱ５はオフ、トランジスタＱ６はオン状態に
反転し、出力電圧Ｖｏｕｔか“Ｌ” （低）レベル状態
に反転する。
これにより、トランジスタＭ１はオン、トランジスタＭ
２はオフになり、第２の定電流Ｒ Ｉ ２の電流はト
ランジスタＭ １を経てトランジスタＱ１のコレクタ側
に流れる。ここで、説明の簡単化のためにトランジスタ
の電流増幅率ｈｆｅは無限大とするど、出力電圧Ｖｏｕ
ｔが反転するのは、トランジスタＱ３に流れる電流とト
ランジスタＱ４に流れる電流とが等しくなった時である
。この時、トランジスタＱ２に流れる電流をｌｘとする
と、Ｉ ｘ ＋ １ ２ − １ １− １ ｘ
− ４．’− １ ｘ ＝ （ １
１１ ２ ） ／ ２ −
５である。このことから、１１＞１，としなくてはな
らない。
２はオフになり、第２の定電流Ｒ Ｉ ２の電流はト
ランジスタＭ １を経てトランジスタＱ１のコレクタ側
に流れる。ここで、説明の簡単化のためにトランジスタ
の電流増幅率ｈｆｅは無限大とするど、出力電圧Ｖｏｕ
ｔが反転するのは、トランジスタＱ３に流れる電流とト
ランジスタＱ４に流れる電流とが等しくなった時である
。この時、トランジスタＱ２に流れる電流をｌｘとする
と、Ｉ ｘ ＋ １ ２ − １ １− １ ｘ
− ４．’− １ ｘ ＝ （ １
１１ ２ ） ／ ２ −
５である。このことから、１１＞１，としなくてはな
らない。
従って、トランジスタＱ１に流れる電流１ａ＋、トラン
ジスタＱ２に流れる電流工。２は、それぞれ次式で与え
られる。
ジスタＱ２に流れる電流工。２は、それぞれ次式で与え
られる。
ＩＱ！− （ＩＩ ＋ １２ ） ／２
・・・６ＩＱ２− （１１ １２ ） ／２
・・・７上式６、７より、出力電圧Ｖｏｕ
ｔが“Ｈ”レベルから“Ｌ”レベルに切り換わる（換言
すれば、入力電圧ＶＩＮが“Ｌ″から“Ｈ”レベルに切
り換わる）時の入力電圧ＶＩＮの閾値Ｉノベル（反転レ
ベル）ＶＴ｝ＩＵは、次式で与えられる。
・・・６ＩＱ２− （１１ １２ ） ／２
・・・７上式６、７より、出力電圧Ｖｏｕ
ｔが“Ｈ”レベルから“Ｌ”レベルに切り換わる（換言
すれば、入力電圧ＶＩＮが“Ｌ″から“Ｈ”レベルに切
り換わる）時の入力電圧ＶＩＮの閾値Ｉノベル（反転レ
ベル）ＶＴ｝ＩＵは、次式で与えられる。
ここで、ＩｓはトランジスタＱｌ、Ｑ２の逆方向飽和電
流である。
流である。
上記とは逆に、出力電圧Ｖｏｕｔが“Ｌ”レベルの状想
から、入力電圧ＶＩＮの値を減少させていくと、基準電
圧ＶＲＥｐより小さいある値になると、トランジスタＱ
２はオン、トランジスタＱ１はオフ、トランジスタＱ３
およびＱ４はオフ、トランジスタＱ５はオン、トランジ
スタＱ６はオフ状態に反転し、出力電圧Ｖｏｕｔが″Ｈ
”レベル状態に再反転する。この時、トランジスタＱ１
に流れる電流■。１、トランジスタＱ２に流れる電流Ｉ
Ｑ２は、 １ｏ＋− （ＩＩ １２ ） ／２ ・
・・９ＩＱ２− （１１ ＋ １２ ）／２
・・・１０となり、出力電圧Ｖｏｕｔ
が“Ｌ″レベルから“Ｈ”レベルに切り換わる（換言す
れば、入力電圧■いが“Ｈ”から“Ｌ”レベルに切り換
わる）時の人力電圧ｖＩＮの閾値レベルＶ ＴＨＤは、
次式で与えられる。
から、入力電圧ＶＩＮの値を減少させていくと、基準電
圧ＶＲＥｐより小さいある値になると、トランジスタＱ
２はオン、トランジスタＱ１はオフ、トランジスタＱ３
およびＱ４はオフ、トランジスタＱ５はオン、トランジ
スタＱ６はオフ状態に反転し、出力電圧Ｖｏｕｔが″Ｈ
”レベル状態に再反転する。この時、トランジスタＱ１
に流れる電流■。１、トランジスタＱ２に流れる電流Ｉ
Ｑ２は、 １ｏ＋− （ＩＩ １２ ） ／２ ・
・・９ＩＱ２− （１１ ＋ １２ ）／２
・・・１０となり、出力電圧Ｖｏｕｔ
が“Ｌ″レベルから“Ｈ”レベルに切り換わる（換言す
れば、入力電圧■いが“Ｈ”から“Ｌ”レベルに切り換
わる）時の人力電圧ｖＩＮの閾値レベルＶ ＴＨＤは、
次式で与えられる。
１，＋１ ２
２ ・ 工 ，
即ち、上記電圧比較回路によれば、基準電圧Ｖ Ｒ！！
Ｐに対して士Ｖｔｇｎ ＋（Ｉｌ ＋１２）／（Ｉｔ
１２ ） ｌ −２ ・ＶＴΩｎ ｆ （１１＋Ｉ
２ ）／（１１−１２）ｌのシュミット幅を持つように
なり、第２の定電流源工２の電流の大きさを変えること
によりシュミット幅を任意に設定することが可能になる
。従って、シュミット幅を小さくしたい場合にも正確に
設定することが可能になる。
Ｐに対して士Ｖｔｇｎ ＋（Ｉｌ ＋１２）／（Ｉｔ
１２ ） ｌ −２ ・ＶＴΩｎ ｆ （１１＋Ｉ
２ ）／（１１−１２）ｌのシュミット幅を持つように
なり、第２の定電流源工２の電流の大きさを変えること
によりシュミット幅を任意に設定することが可能になる
。従って、シュミット幅を小さくしたい場合にも正確に
設定することが可能になる。
しかも、従来の電圧比較回路に対して２つのアナログス
イッチ素子Ｍ１、Ｍ２、１つの定電流源ｌ２、１つの反
転回路ＩＶを付加するだけの簡単な回路構成で済む。
イッチ素子Ｍ１、Ｍ２、１つの定電流源ｌ２、１つの反
転回路ＩＶを付加するだけの簡単な回路構成で済む。
なお、上記実施例におけるＰＮＰトランジスタをＮＰＮ
トランジスタに、ＮＰＮトランジスタＱ３〜Ｑ５をＰ
ＮＰ トランジスタに、ＮチャネルＮ１０Ｓトランジス
タをＰチャネルＭＯＳトランジスタに変更し、Ｖｃｃ電
源およびＧＮＤに対する接続関係を逆にし、第３図に示
す電圧比較回路のように構成してもよい。なお、第３図
中、第１図中と対応する部分には第１図中の符号に′を
付している。
トランジスタに、ＮＰＮトランジスタＱ３〜Ｑ５をＰ
ＮＰ トランジスタに、ＮチャネルＮ１０Ｓトランジス
タをＰチャネルＭＯＳトランジスタに変更し、Ｖｃｃ電
源およびＧＮＤに対する接続関係を逆にし、第３図に示
す電圧比較回路のように構成してもよい。なお、第３図
中、第１図中と対応する部分には第１図中の符号に′を
付している。
ところで、通常の集積回路では、差動対をなすＰＮＰ
トランジスタＱ１およびＱ２はラテラル構造のトランジ
スタが用いられ、その電流増幅率ｈｆｅが低く、そのベ
ース電流分が無視できず、そのエミッタ電流とコレクタ
電流との誤差が無視できなくなり、前記した式５〜１１
からの誤差が大きくなる。これを防ぐためには、第４図
に示す電圧比較回路のように、第１図に示した電圧比較
回路に対して、差動対をなすＰＮＰ トランジスタＱ１
およびＱ２のベース電流分に相当する電流をそのコレク
タ側に流し込むことにより誤差補正を行うための補正回
路を付加すればよい。この補正回路は、上記差動対をな
すＰＮＰ ｝ランジスタＱ１およびＱ２と同一サイズの
ＰＮＰトランジスタＱｌ’およびＱ２’ と、前記第１
の定電流源ｌ１と同じ大きさの電流を流す２個の定電流
源Ｉ１′とからなり、前記ＶＣＣ電源とＧＮＤとの間に
１個の定電流源工１ とトランジスタＱ］’のエミッタ
・コレクタ間が接続され、このトランジスタＱｌ’のベ
ースが前記トランジスタＱユのコレクタに接続され、前
記Ｖｃｃ電源とＧＮＤとの間にもう１個の定電流源Ｉ１
とトランジスタＱ２’ のエミッタ・コレクタ間が接
続され、このトランジスタＱ２’ のベースが前記トラ
ンジスタＱ２のコレクタに接続されている。
トランジスタＱ１およびＱ２はラテラル構造のトランジ
スタが用いられ、その電流増幅率ｈｆｅが低く、そのベ
ース電流分が無視できず、そのエミッタ電流とコレクタ
電流との誤差が無視できなくなり、前記した式５〜１１
からの誤差が大きくなる。これを防ぐためには、第４図
に示す電圧比較回路のように、第１図に示した電圧比較
回路に対して、差動対をなすＰＮＰ トランジスタＱ１
およびＱ２のベース電流分に相当する電流をそのコレク
タ側に流し込むことにより誤差補正を行うための補正回
路を付加すればよい。この補正回路は、上記差動対をな
すＰＮＰ ｝ランジスタＱ１およびＱ２と同一サイズの
ＰＮＰトランジスタＱｌ’およびＱ２’ と、前記第１
の定電流源ｌ１と同じ大きさの電流を流す２個の定電流
源Ｉ１′とからなり、前記ＶＣＣ電源とＧＮＤとの間に
１個の定電流源工１ とトランジスタＱ］’のエミッタ
・コレクタ間が接続され、このトランジスタＱｌ’のベ
ースが前記トランジスタＱユのコレクタに接続され、前
記Ｖｃｃ電源とＧＮＤとの間にもう１個の定電流源Ｉ１
とトランジスタＱ２’ のエミッタ・コレクタ間が接
続され、このトランジスタＱ２’ のベースが前記トラ
ンジスタＱ２のコレクタに接続されている。
また、第５図に示す電圧比較回路のように、第１図に示
した電圧比較回路に対して、ＭＯＳ｝ランジスタＭ１の
一端をトランジスタＱ１のコレクタからＧＮＤに接続変
更すれば、Ｓ６図に示す入出力特性のように、入力電圧
ＶＩＮが“Ｈ”レベルから４Ｌ” レベルに切り換わる
時の入力電圧ＶＩＮの閾値レベルＶＴＨＩ）は、基準電
圧ＶＲＥＰに等しくなり、基ケ電圧Ｖ ＲＥＦに対して
＋ＶＴ．Ｑｎｌ（Ｉ１＋１２）／ （ＩＩ−Ｉ２）ｌ
のシュミット幅を持つようになる。
した電圧比較回路に対して、ＭＯＳ｝ランジスタＭ１の
一端をトランジスタＱ１のコレクタからＧＮＤに接続変
更すれば、Ｓ６図に示す入出力特性のように、入力電圧
ＶＩＮが“Ｈ”レベルから４Ｌ” レベルに切り換わる
時の入力電圧ＶＩＮの閾値レベルＶＴＨＩ）は、基準電
圧ＶＲＥＰに等しくなり、基ケ電圧Ｖ ＲＥＦに対して
＋ＶＴ．Ｑｎｌ（Ｉ１＋１２）／ （ＩＩ−Ｉ２）ｌ
のシュミット幅を持つようになる。
また、第７図に示す電圧比較回路のように、第５図の電
圧比較回路とは逆に、第１図に示した電圧比較回路に対
して、ＭＯＳトランジスタＭ２の一端をトランジスタＱ
２のコレクタからＧＮＤに接続変更すれば、第８図に示
す入出力特性のように、入力電圧ＶＩＮが“Ｌ”レベル
から“Ｈ” レベルに切り換わる時の入力電圧ＶＩＮの
閾値レベルＶエＨＬＩは、基準電圧Ｖ ＲＥＦに等しく
なり、基準電圧Ｖ ＲＥＰに対して−ＶＴＲ ｎ ｆ
（ＩＩ ＋１２ ） ／（１＋ Ｉ；ｉ ）ｌ の
ンユミット幅を持つようになる。
圧比較回路とは逆に、第１図に示した電圧比較回路に対
して、ＭＯＳトランジスタＭ２の一端をトランジスタＱ
２のコレクタからＧＮＤに接続変更すれば、第８図に示
す入出力特性のように、入力電圧ＶＩＮが“Ｌ”レベル
から“Ｈ” レベルに切り換わる時の入力電圧ＶＩＮの
閾値レベルＶエＨＬＩは、基準電圧Ｖ ＲＥＦに等しく
なり、基準電圧Ｖ ＲＥＰに対して−ＶＴＲ ｎ ｆ
（ＩＩ ＋１２ ） ／（１＋ Ｉ；ｉ ）ｌ の
ンユミット幅を持つようになる。
［発明の効果コ
上述したように本発明の電圧比較回路によれば、簡単な
回路構成でありながら、シュミット幅を小さくしたい場
合にも正確に設定することができる。
回路構成でありながら、シュミット幅を小さくしたい場
合にも正確に設定することができる。
第１図は本発明の電圧比較回路の一実施例を示す回路図
、第２図は第１図の電圧比較回路の動作を示す特性図、
第３図および第４図はそれぞれ第１図の電圧比較回路の
変形例を示す回路図、第５図および第７図はそれぞれ本
発明の電圧比較回路の他の実施例を示す回路図、第６図
および第８図はそれぞれ対応して第５図および第７図の
電圧比較回路の動作を示す特性図、第９図は従来の電圧
比較回路を示す回路図である。 １０・・・差動増幅回路、Ｑ１、Ｑ２・・・差動対トラ
ンジスタ、Ｍ１、Ｍ２・・・スイッチ素子、Ｉ２・・定
電流源、Ｖゎ，・・・基準電圧、ＶＩＮ・・・入力電圧
、Ｖｏｕｔ・・・出力電圧。
、第２図は第１図の電圧比較回路の動作を示す特性図、
第３図および第４図はそれぞれ第１図の電圧比較回路の
変形例を示す回路図、第５図および第７図はそれぞれ本
発明の電圧比較回路の他の実施例を示す回路図、第６図
および第８図はそれぞれ対応して第５図および第７図の
電圧比較回路の動作を示す特性図、第９図は従来の電圧
比較回路を示す回路図である。 １０・・・差動増幅回路、Ｑ１、Ｑ２・・・差動対トラ
ンジスタ、Ｍ１、Ｍ２・・・スイッチ素子、Ｉ２・・定
電流源、Ｖゎ，・・・基準電圧、ＶＩＮ・・・入力電圧
、Ｖｏｕｔ・・・出力電圧。
Claims (1)
- 差動入力として入力電圧および基準電圧が与えられる差
動増幅回路の差動対トランジスタの各コレクタと１つの
定電流源との間にそれぞれスイッチ素子が接続され、こ
の各スイッチ素子が選択的に導通するように上記差動増
幅回路の出力に応じて切換え制御されることを特徴とす
る電圧比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009561A JPH06101672B2 (ja) | 1990-01-19 | 1990-01-19 | 電圧比較回路 |
| US07/641,919 US5162671A (en) | 1990-01-19 | 1991-01-16 | Schmitt voltage comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009561A JPH06101672B2 (ja) | 1990-01-19 | 1990-01-19 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214808A true JPH03214808A (ja) | 1991-09-20 |
| JPH06101672B2 JPH06101672B2 (ja) | 1994-12-12 |
Family
ID=11723703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009561A Expired - Fee Related JPH06101672B2 (ja) | 1990-01-19 | 1990-01-19 | 電圧比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5162671A (ja) |
| JP (1) | JPH06101672B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625304A (en) * | 1995-04-21 | 1997-04-29 | Lucent Technologies Inc. | Voltage comparator requiring no compensating offset voltage |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| JP2004326163A (ja) * | 2003-04-21 | 2004-11-18 | Alps Electric Co Ltd | ストークスイッチ |
| US7164320B2 (en) * | 2004-12-10 | 2007-01-16 | Sigmatel, Inc. | Current threshold circuit |
| JP4468229B2 (ja) * | 2005-04-14 | 2010-05-26 | シャープ株式会社 | コンパレータ回路および赤外線リモコン受信機 |
| JP6498649B2 (ja) * | 2016-10-17 | 2019-04-10 | 株式会社東海理化電機製作所 | レベルシフタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157418A (ja) * | 1985-12-28 | 1987-07-13 | Fuji Electric Co Ltd | 差動増幅器 |
| JPS63294113A (ja) * | 1987-05-27 | 1988-11-30 | Fujitsu Ltd | ヒステリシスコンパレ−タ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3725673A (en) * | 1971-08-16 | 1973-04-03 | Motorola Inc | Switching circuit with hysteresis |
-
1990
- 1990-01-19 JP JP2009561A patent/JPH06101672B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-16 US US07/641,919 patent/US5162671A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157418A (ja) * | 1985-12-28 | 1987-07-13 | Fuji Electric Co Ltd | 差動増幅器 |
| JPS63294113A (ja) * | 1987-05-27 | 1988-11-30 | Fujitsu Ltd | ヒステリシスコンパレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101672B2 (ja) | 1994-12-12 |
| US5162671A (en) | 1992-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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