JPH04241584A - 映像処理装置の初期設定回路 - Google Patents
映像処理装置の初期設定回路Info
- Publication number
- JPH04241584A JPH04241584A JP3015950A JP1595091A JPH04241584A JP H04241584 A JPH04241584 A JP H04241584A JP 3015950 A JP3015950 A JP 3015950A JP 1595091 A JP1595091 A JP 1595091A JP H04241584 A JPH04241584 A JP H04241584A
- Authority
- JP
- Japan
- Prior art keywords
- load
- microcomputer
- programmable devices
- input
- initial setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stored Programmes (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Studio Circuits (AREA)
- Color Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明に係る映像処理装置の初期
設定回路は、テレビジョン受像機やビデオテープレコー
ダ等の映像信号を処理する装置に関する。
設定回路は、テレビジョン受像機やビデオテープレコー
ダ等の映像信号を処理する装置に関する。
【０００２】
【従来の技術】以下図面を参照して従来例を説明する。
【０００３】図３は従来例の構成を示す構成図、図４は
初期設定（以下ロードと記述）データとロードクロック
との関係を説明する説明図、図５は図３に示す構成図の
動作を説明するフローチャートである。
初期設定（以下ロードと記述）データとロードクロック
との関係を説明する説明図、図５は図３に示す構成図の
動作を説明するフローチャートである。
【０００４】図３に示すようにプログラマブルデバイス
１１に入力される映像信号は、プログラマブルデバイス
１１，１２及び１３を介して図示しないスクリーンへ出
力される。これらのプログラマブルデバイスは３種類の
データ線がマイクロコンピュータ１８と接続されている
。この３種類のデータ信号とはマイクロコンピュータ１
８から出力されるロードクロック及びロードデータと、
各プログラマブルデバイスから出力されるロードエラー
信号である。またマイクロコンピュータ１８はＲＯＭ１
５にも接続されている。このＲＯＭ１５は各プログラマ
ブルデバイスのロードデータを記憶している。
１１に入力される映像信号は、プログラマブルデバイス
１１，１２及び１３を介して図示しないスクリーンへ出
力される。これらのプログラマブルデバイスは３種類の
データ線がマイクロコンピュータ１８と接続されている
。この３種類のデータ信号とはマイクロコンピュータ１
８から出力されるロードクロック及びロードデータと、
各プログラマブルデバイスから出力されるロードエラー
信号である。またマイクロコンピュータ１８はＲＯＭ１
５にも接続されている。このＲＯＭ１５は各プログラマ
ブルデバイスのロードデータを記憶している。
【０００５】ところでプログラマブルデバイス１１，１
２及び１３は電源を切断するとロードデータを失ってし
まう。したがって電源を立ち上げるときには毎回ロード
を行う必要がある。
２及び１３は電源を切断するとロードデータを失ってし
まう。したがって電源を立ち上げるときには毎回ロード
を行う必要がある。
【０００６】このロードを行う場合の動作を図４及び図
５を参照して説明する。
５を参照して説明する。
【０００７】まず電源を立ちあげてロードを開始する。
この時、カウントｍをｍ＝１に設定する（Ｓ１）。次に
、ＲＯＭ１５からプログラマブルデバイス１１のロード
データであるデータａ（ｍ）（ここではｍ＝１よりロー
ドデータはデータａ（１）となる）を読み出し、マイク
ロコンピュータ１８を介してロードデータａとしてプロ
グラマブルデバイス１１に入力する（Ｓ２）。このロー
ドデータａがプログラマブルデバイス１１に入力される
とロードクロックｉが一回立ち上がる（Ｓ３）。この時
にプログラマブルデバイス１１にロードデータが入力さ
れる。このロードデータとロードクロックの関係を図４
に示す。その後Ｓ４でカウントｍをｍ＝ｍ＋１と変更す
る。Ｓ５は、このカウントｍを定数ｎとを比較する。 この定数ｎは各プログラマブルデバイスのロードに必要
なデータの数である。ｍとｎが一致した場合はＳ６へ進
み、ｍとｎが一致しなかった場合はＳ２へ戻る。Ｓ６に
進んだ場合はプログラマブルデバイス１１が、このプロ
グラマブルデバイス１１に書き込まれたロードデータが
正しいかどうかを判断する。正しい場合にはＳ７へ進み
、エラーがあった場合はロードエラーありと判定してＳ
１に戻る。
、ＲＯＭ１５からプログラマブルデバイス１１のロード
データであるデータａ（ｍ）（ここではｍ＝１よりロー
ドデータはデータａ（１）となる）を読み出し、マイク
ロコンピュータ１８を介してロードデータａとしてプロ
グラマブルデバイス１１に入力する（Ｓ２）。このロー
ドデータａがプログラマブルデバイス１１に入力される
とロードクロックｉが一回立ち上がる（Ｓ３）。この時
にプログラマブルデバイス１１にロードデータが入力さ
れる。このロードデータとロードクロックの関係を図４
に示す。その後Ｓ４でカウントｍをｍ＝ｍ＋１と変更す
る。Ｓ５は、このカウントｍを定数ｎとを比較する。 この定数ｎは各プログラマブルデバイスのロードに必要
なデータの数である。ｍとｎが一致した場合はＳ６へ進
み、ｍとｎが一致しなかった場合はＳ２へ戻る。Ｓ６に
進んだ場合はプログラマブルデバイス１１が、このプロ
グラマブルデバイス１１に書き込まれたロードデータが
正しいかどうかを判断する。正しい場合にはＳ７へ進み
、エラーがあった場合はロードエラーありと判定してＳ
１に戻る。
【０００８】以後Ｓ７からＳ１２まではプログラマブル
デバイス１２についてのロードをＳ１からＳ６までと同
様に行う。この時、ロードデータはデータｂ（ｍ）とな
る。その後、プログラマブルデバイス１３についてのロ
ードをＳ１からＳ６までと同様にＳ１３からＳ１８まで
行う。この時、ロードデータはデータｃ（ｍ）となる。 そしてＳ１８でロードエラーがなかった場合ロードを終
了する。
デバイス１２についてのロードをＳ１からＳ６までと同
様に行う。この時、ロードデータはデータｂ（ｍ）とな
る。その後、プログラマブルデバイス１３についてのロ
ードをＳ１からＳ６までと同様にＳ１３からＳ１８まで
行う。この時、ロードデータはデータｃ（ｍ）となる。 そしてＳ１８でロードエラーがなかった場合ロードを終
了する。
【０００９】以上記述したように各プログラマブルデバ
イスへのロードは、一つずつ順番に行われている。この
為プログラマブルデバイスの数が増えれば増えるほどロ
ード全体の時間が増えることになる。従って電源投入後
、各プログラマブルデバイスで実際の映像処理を行うま
でに時間がかかっていた。また各プログラマブルデバイ
スとマイクロコンピュータとの間に３本の接続線を必要
としていた。これによりマイクロコンピュータはプログ
ラマブルデバイスの数に比例した数だけ入出力端子を必
要としていた。
イスへのロードは、一つずつ順番に行われている。この
為プログラマブルデバイスの数が増えれば増えるほどロ
ード全体の時間が増えることになる。従って電源投入後
、各プログラマブルデバイスで実際の映像処理を行うま
でに時間がかかっていた。また各プログラマブルデバイ
スとマイクロコンピュータとの間に３本の接続線を必要
としていた。これによりマイクロコンピュータはプログ
ラマブルデバイスの数に比例した数だけ入出力端子を必
要としていた。
【００１０】
【発明が解決しようとする課題】以上記述したように各
プログラマブルデバイスへのロードは一つずつ順番に行
われている。この為プログラマブルデバイスの数が増え
れば増えるほどロード全体の時間が増えることになる。 従って電源投入後、各プログラマブルデバイスで実際の
映像処理を行うまでにかなりの時間を必要とした。また
各プログラマブルデバイスとマイクロコンピュータとの
間に３本の接続線を必要としていた。よってマイクロコ
ンピュータはプログラマブルデバイスの数に比例した数
だけ入出力端子を必要としていた。
プログラマブルデバイスへのロードは一つずつ順番に行
われている。この為プログラマブルデバイスの数が増え
れば増えるほどロード全体の時間が増えることになる。 従って電源投入後、各プログラマブルデバイスで実際の
映像処理を行うまでにかなりの時間を必要とした。また
各プログラマブルデバイスとマイクロコンピュータとの
間に３本の接続線を必要としていた。よってマイクロコ
ンピュータはプログラマブルデバイスの数に比例した数
だけ入出力端子を必要としていた。
【００１１】そこで本発明に係る初期設定回路は、複数
のプログラマブルデバイスをロードする時、このロード
に必要な時間を短縮すると共にマイクロコンピュータの
入出力端子の数を減らすことを目的とする。
のプログラマブルデバイスをロードする時、このロード
に必要な時間を短縮すると共にマイクロコンピュータの
入出力端子の数を減らすことを目的とする。
【００１２】［発明の構成］
【００１３】
【課題を解決するための手段】初期設定時に誤った情報
が入力された場合、エラー信号を出力する複数のプログ
ラマブルデバイスと、このプログラマブルデバイスの初
期設定情報を記憶した記憶回路と、初期電源投入時に前
記記憶回路に記憶された初期設定情報を読みだし、前記
プログラマブルデバイスの初期設定を行うマイクロコン
ピュータとを有した初期設定回路において、前記各プロ
グラマブルデバイスに初期設定情報を同時に入力し、こ
の初期設定情報に同期したロードクロックを各プログラ
マブルデバイスで共通に使用し、前記各プログラマブル
デバイスより出力されるエラー情報を論理和回路に入力
し、この論理和回路の出力を前記マイクロコンピュータ
に入力することで、初期設定に要する時間を短縮すると
共にマイクロコンピュータの入出力端子の数を減少させ
ることができる。
が入力された場合、エラー信号を出力する複数のプログ
ラマブルデバイスと、このプログラマブルデバイスの初
期設定情報を記憶した記憶回路と、初期電源投入時に前
記記憶回路に記憶された初期設定情報を読みだし、前記
プログラマブルデバイスの初期設定を行うマイクロコン
ピュータとを有した初期設定回路において、前記各プロ
グラマブルデバイスに初期設定情報を同時に入力し、こ
の初期設定情報に同期したロードクロックを各プログラ
マブルデバイスで共通に使用し、前記各プログラマブル
デバイスより出力されるエラー情報を論理和回路に入力
し、この論理和回路の出力を前記マイクロコンピュータ
に入力することで、初期設定に要する時間を短縮すると
共にマイクロコンピュータの入出力端子の数を減少させ
ることができる。
【００１４】
【作用】全てのプログラマブルデバイスに入力されるロ
ードクロックを共用化することで、各プログラマブルデ
バイスに同時にロードデータが入力される。このことに
より従来の方法に比べてかなりの時間短縮が図られる。 さらにマイクロコンピュータの入出力端子のうち、ロー
ドクロック出力端子とロードエラー入力端子がそれぞれ
一つで済むことより、マイクロコンピュータの入出力端
子の数が減らされる。
ードクロックを共用化することで、各プログラマブルデ
バイスに同時にロードデータが入力される。このことに
より従来の方法に比べてかなりの時間短縮が図られる。 さらにマイクロコンピュータの入出力端子のうち、ロー
ドクロック出力端子とロードエラー入力端子がそれぞれ
一つで済むことより、マイクロコンピュータの入出力端
子の数が減らされる。
【００１５】
【実施例】以下本発明に係る初期設定回路を図面を参照
して説明する。
して説明する。
【００１６】図１は従来例の構成を示す構成図、図２は
図１に示す構成図の動作を説明するフローチャートであ
る。
図１に示す構成図の動作を説明するフローチャートであ
る。
【００１７】図１に示すようにプログラマブルデバイス
１１に入力される映像信号は、プログラマブルデバイス
１１，１２，１３を介して図示しないスクリーンへ出力
される。これらのプログラマブルデバイス１１，１２，
１３にはマイクロコンピュータ１８から出力されるロー
ドデータａ，ｂ，ｃとロードクロックｄが入力される。 一方プログラマブルデバイス１１，１２，１３からはロ
ードエラー信号ｅ，ｆ，ｇが出力される。このロードエ
ラー信号ｅ，ｆ，ｇは論理和回路１６に入力される。こ
の論理和回路１６の出力がマイクロコンピュータ１４に
入力される。またマイクロコンピュータ１８はＲＯＭ１
５にも接続されている。このＲＯＭ１５は各プログラマ
ブルデバイスのロードデータを記憶している。
１１に入力される映像信号は、プログラマブルデバイス
１１，１２，１３を介して図示しないスクリーンへ出力
される。これらのプログラマブルデバイス１１，１２，
１３にはマイクロコンピュータ１８から出力されるロー
ドデータａ，ｂ，ｃとロードクロックｄが入力される。 一方プログラマブルデバイス１１，１２，１３からはロ
ードエラー信号ｅ，ｆ，ｇが出力される。このロードエ
ラー信号ｅ，ｆ，ｇは論理和回路１６に入力される。こ
の論理和回路１６の出力がマイクロコンピュータ１４に
入力される。またマイクロコンピュータ１８はＲＯＭ１
５にも接続されている。このＲＯＭ１５は各プログラマ
ブルデバイスのロードデータを記憶している。
【００１８】ところでプログラマブルデバイス１１，１
２，１３は電源が切断されるとロードデータを失ってし
まう。したがって電源を立ち上げるときには毎回ロード
を行う必要がある。この時の動作を図２を参照して説明
する。
２，１３は電源が切断されるとロードデータを失ってし
まう。したがって電源を立ち上げるときには毎回ロード
を行う必要がある。この時の動作を図２を参照して説明
する。
【００１９】まず電源を立ちあげてロードを開始する。
この時、カウントｍをｍ＝１に設定する（Ｓ２０）。次
にＲＯＭ１５からプログラマブルデバイス１１のロード
データであるデータａ（ｍ）（ここではｍ＝１よりロー
ドデータはデータａ（１）となる）を読み出し、マイク
ロコンピュータ１８を介してロードデータａとしてプロ
グラマブルデバイス１１に入力する（Ｓ２１）。同様に
ＲＯＭ１５からプログラマブルデバイス１２のロードデ
ータであるデータｂ（ｍ）を読み出し、マイクロコンピ
ュータ１８を介してロードデータｂとしてプログラマブ
ルデバイス１２に入力する（Ｓ２２）。さらにＲＯＭ１
５からプログラマブルデバイス１３のロードデータであ
るデータｃ（ｍ）を読み出し、マイクロコンピュータ１
８を介してロードデータｃとしてプログラマブルデバイ
ス１３に入力する（Ｓ２３）。このロードデータｃがプ
ログラマブルデバイス１３に入力されるとロードクロッ
クｉが一回立ち上がる（Ｓ２４）。この時に各プログラ
マブルデバイスにロードデータが入力される。その後Ｓ
２５でカウントｍをｍ＝ｍ＋１と変更する。
にＲＯＭ１５からプログラマブルデバイス１１のロード
データであるデータａ（ｍ）（ここではｍ＝１よりロー
ドデータはデータａ（１）となる）を読み出し、マイク
ロコンピュータ１８を介してロードデータａとしてプロ
グラマブルデバイス１１に入力する（Ｓ２１）。同様に
ＲＯＭ１５からプログラマブルデバイス１２のロードデ
ータであるデータｂ（ｍ）を読み出し、マイクロコンピ
ュータ１８を介してロードデータｂとしてプログラマブ
ルデバイス１２に入力する（Ｓ２２）。さらにＲＯＭ１
５からプログラマブルデバイス１３のロードデータであ
るデータｃ（ｍ）を読み出し、マイクロコンピュータ１
８を介してロードデータｃとしてプログラマブルデバイ
ス１３に入力する（Ｓ２３）。このロードデータｃがプ
ログラマブルデバイス１３に入力されるとロードクロッ
クｉが一回立ち上がる（Ｓ２４）。この時に各プログラ
マブルデバイスにロードデータが入力される。その後Ｓ
２５でカウントｍをｍ＝ｍ＋１と変更する。
【００２０】それからＳ２６では、このカウントｍを定
数ｎと比較する。この定数ｎは各プログラマブルデバイ
スのロードに必要なデータの数である。ｍとｎが一致し
た場合はＳ２７へ進み、ｍとｎが一致しなかった場合は
Ｓ２１へ戻る。Ｓ２７に進んだ場合は各プログラマブル
デバイス１１，１２，１３に書き込まれたロードデータ
が正しいかどうかを判断する。ここで一つでもエラーが
あった場合、論理和回路１６の出力ｈが変化する。この
場合、マイクロコンピュータ１４はロードエラーありと
判定してプログラマブルデバイス１１，１２，１３全て
のロードをやり直す（Ｓ２０に戻る）。ロードエラーが
なかった場合はロードを終了する。
数ｎと比較する。この定数ｎは各プログラマブルデバイ
スのロードに必要なデータの数である。ｍとｎが一致し
た場合はＳ２７へ進み、ｍとｎが一致しなかった場合は
Ｓ２１へ戻る。Ｓ２７に進んだ場合は各プログラマブル
デバイス１１，１２，１３に書き込まれたロードデータ
が正しいかどうかを判断する。ここで一つでもエラーが
あった場合、論理和回路１６の出力ｈが変化する。この
場合、マイクロコンピュータ１４はロードエラーありと
判定してプログラマブルデバイス１１，１２，１３全て
のロードをやり直す（Ｓ２０に戻る）。ロードエラーが
なかった場合はロードを終了する。
【００２１】以上記述したように本実施例によれば、全
てのプログラマブルデバイスでロードクロックを共用し
て使用している。これによりロードデータは、ロードク
ロックが一回立ち上がったときに全てのプログラマブル
デバイスに入力される。従来の方法ではロードデータは
、ロードクロックが一回立ち上がったときに一つのプロ
グラマブルデバイスしか入力されなかった。この場合と
比べてかなりの時間短縮が図られる。又、マイクロコン
ピュータの入出力端子のうち、ロードクロック出力端子
とロードエラー入力端子がそれぞれ一つで済むことにな
る。よってマイクロコンピュータの入出力端子の数を減
らすことができる。
てのプログラマブルデバイスでロードクロックを共用し
て使用している。これによりロードデータは、ロードク
ロックが一回立ち上がったときに全てのプログラマブル
デバイスに入力される。従来の方法ではロードデータは
、ロードクロックが一回立ち上がったときに一つのプロ
グラマブルデバイスしか入力されなかった。この場合と
比べてかなりの時間短縮が図られる。又、マイクロコン
ピュータの入出力端子のうち、ロードクロック出力端子
とロードエラー入力端子がそれぞれ一つで済むことにな
る。よってマイクロコンピュータの入出力端子の数を減
らすことができる。
【００２２】
【発明の効果】以上記述したように本実施例によれば、
全てのプログラマブルデバイスでロードクロックを共用
して使用している。これによりロードクロックが一回立
ち上がったときに全てのプログラマブルデバイスにロー
ドデータが入力される。これにより従来の方法と比べて
かなりの時間短縮を図ることができる。
全てのプログラマブルデバイスでロードクロックを共用
して使用している。これによりロードクロックが一回立
ち上がったときに全てのプログラマブルデバイスにロー
ドデータが入力される。これにより従来の方法と比べて
かなりの時間短縮を図ることができる。
【００２３】又、マイクロコンピュータの入出力端子の
うち、ロードクロック出力端子とロードエラー入力端子
がそれぞれ一つで済むことになる。よってマイクロコン
ピュータの入出力端子の数を減らすことができる。
うち、ロードクロック出力端子とロードエラー入力端子
がそれぞれ一つで済むことになる。よってマイクロコン
ピュータの入出力端子の数を減らすことができる。
【図１】本発明の構成を示す構成図
【図２】本発明の動作を説明するフローチャート
【図３
】従来の構成を示す構成図
】従来の構成を示す構成図
【図４】従来のデータの書き込みのタイミングを示すタ
イムチャート
イムチャート
【図５】従来の動作を説明するフローチャート
１１，１２，１３…プログラマブルデバイス１４…マイ
クロコンピュータ １５…ＲＯＭ １６…論理和回路 ａ，ｂ，ｃ…ロードデータ ｄ…ロードクロック ｅ，ｆ，ｇ…ロードエラー
クロコンピュータ １５…ＲＯＭ １６…論理和回路 ａ，ｂ，ｃ…ロードデータ ｄ…ロードクロック ｅ，ｆ，ｇ…ロードエラー
Claims (1)
- 【請求項１】 初期設定時に誤った情報が入力された
場合、エラー信号を出力する複数のプログラマブルデバ
イスと、このプログラマブルデバイスの初期設定情報を
記憶した記憶回路と、電源投入時に前記記憶回路に記憶
された初期設定情報を読みだし、前記プログラマブルデ
バイスの初期設定を行うマイクロコンピュータとを有し
た初期設定回路において、前記複数のプログラマブルデ
バイスに初期設定情報を並列的に入力し、この初期設定
情報に同期したロードクロックを各プログラマブルデバ
イスで共通に使用し、前記各プログラマブルデバイスよ
り出力されるエラー情報を論理和回路に入力し、この論
理和回路の出力を前記マイクロコンピュータに入力する
ことを特徴とする映像処理装置の初期設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015950A JPH04241584A (ja) | 1991-01-14 | 1991-01-14 | 映像処理装置の初期設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015950A JPH04241584A (ja) | 1991-01-14 | 1991-01-14 | 映像処理装置の初期設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241584A true JPH04241584A (ja) | 1992-08-28 |
Family
ID=11903039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015950A Pending JPH04241584A (ja) | 1991-01-14 | 1991-01-14 | 映像処理装置の初期設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630576B2 (en) | 2004-02-19 | 2009-12-08 | Sony Corporation | Signal processing apparatus and method, and command-sequence data structure |
-
1991
- 1991-01-14 JP JP3015950A patent/JPH04241584A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630576B2 (en) | 2004-02-19 | 2009-12-08 | Sony Corporation | Signal processing apparatus and method, and command-sequence data structure |
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