JPH04243308A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH04243308A JPH04243308A JP914191A JP419191A JPH04243308A JP H04243308 A JPH04243308 A JP H04243308A JP 914191 A JP914191 A JP 914191A JP 419191 A JP419191 A JP 419191A JP H04243308 A JPH04243308 A JP H04243308A
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- Japan
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- effect transistor
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- drain
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- 230000007423 decrease Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45421—Indexing scheme relating to differential amplifiers the CMCL comprising a switched capacitor addition circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅器に関し、特に
同相帰還の利得が高い全差動演算増幅器に関する。
同相帰還の利得が高い全差動演算増幅器に関する。
【０００２】
【従来の技術】従来の初段及び駆動段より成る全差動演
算増幅器の初段は、例えば図４に示すように、定電流源
Ｉ１ と、定電流源Ｉ１ にソースが各々接続された入
力段ペアトランジスタを構成するＰチャネル型ＭＯＳト
ランジスタＭ１ 、Ｍ２ と、Ｐチャネル型ＭＯＳトラ
ンジスタＭ１ 、Ｍ２ のドレイン側に接続された負荷
となるＮチャネル型ＭＯＳトランジスタＭ３ 、Ｍ４
とで構成され、駆動段は、Ｐチャネル型ＭＯＳトランジ
スタＭ７ 、Ｍ８ とＰチャネル型ＭＯＳトランジスタ
Ｍ７ 、Ｍ８ にドレインが各々接続されたＮチャネル
型ＭＯＳトランジスタＭ５ 、Ｍ６ とによって構成さ
れる。更に非反転、反転出力の同相電圧を一定に保つた
めの同相帰還は、非反転、反転出力電圧の平均を発生す
る回路と、その出力をＰチャネル型ＭＯＳトランジスタ
Ｍ７ 、Ｍ８ のゲートに接続する帰還ループによって
構成される。非反転入力端子（ＩＮ＋ ）の電圧が反転
入力端子（ＩＮ− ）に対して、高くなった場合、Ｎチ
ャネル型ＭＯＳトランジスタＭ４ に流れる電流はＮチ
ャネル型ＭＯＳトランジスタＭ３ に流れる電流に比較
して減少する。従って、Ｎチャネル型ＭＯＳトランジス
タＭ６ のゲート電圧はＮチャネル型ＭＯＳトランジス
タＭ５ のゲート電圧に比較して低くなり、非反転出力
端子電圧は反転出力電圧に比較して高くなる。
算増幅器の初段は、例えば図４に示すように、定電流源
Ｉ１ と、定電流源Ｉ１ にソースが各々接続された入
力段ペアトランジスタを構成するＰチャネル型ＭＯＳト
ランジスタＭ１ 、Ｍ２ と、Ｐチャネル型ＭＯＳトラ
ンジスタＭ１ 、Ｍ２ のドレイン側に接続された負荷
となるＮチャネル型ＭＯＳトランジスタＭ３ 、Ｍ４
とで構成され、駆動段は、Ｐチャネル型ＭＯＳトランジ
スタＭ７ 、Ｍ８ とＰチャネル型ＭＯＳトランジスタ
Ｍ７ 、Ｍ８ にドレインが各々接続されたＮチャネル
型ＭＯＳトランジスタＭ５ 、Ｍ６ とによって構成さ
れる。更に非反転、反転出力の同相電圧を一定に保つた
めの同相帰還は、非反転、反転出力電圧の平均を発生す
る回路と、その出力をＰチャネル型ＭＯＳトランジスタ
Ｍ７ 、Ｍ８ のゲートに接続する帰還ループによって
構成される。非反転入力端子（ＩＮ＋ ）の電圧が反転
入力端子（ＩＮ− ）に対して、高くなった場合、Ｎチ
ャネル型ＭＯＳトランジスタＭ４ に流れる電流はＮチ
ャネル型ＭＯＳトランジスタＭ３ に流れる電流に比較
して減少する。従って、Ｎチャネル型ＭＯＳトランジス
タＭ６ のゲート電圧はＮチャネル型ＭＯＳトランジス
タＭ５ のゲート電圧に比較して低くなり、非反転出力
端子電圧は反転出力電圧に比較して高くなる。
【０００３】以上の説明において、非反転、反転出力端
子の同相電圧は、電源電圧Ｖｃｃを与える第１、及び第
２の電源端子４１，４２の中点に固定されているとした
が、この事は次に述べる同相帰還によって実現される。 定電流源Ｉ１に与える固定電位Ｖｃが電源電圧Ｖｃｃに
等しくなった時に非反転，反転出力の同相電圧が第１及
び第２の電源端子の中点電位になるように設計されてい
る。一方、図３に示す回路によってＶｂ′の電位は（Ｖ
ｏｕｔ＋ ＋Ｖｏｕｔ− ）−５＋Ｖｂになり（電源が
０、５Ｖの時）、Ｖｂ′を図４におけるＶｂ′に接続す
ることによって（Ｖｏｕｔ＋ ＋Ｖｏｕｔ− ）−５が
零に等しくなるように負帰還が働くようにＶｂを設定す
ることができる。即ち、非反転、反転出力電圧の平均値
（同相電圧）が２．５Ｖにすることが可能になる。
子の同相電圧は、電源電圧Ｖｃｃを与える第１、及び第
２の電源端子４１，４２の中点に固定されているとした
が、この事は次に述べる同相帰還によって実現される。 定電流源Ｉ１に与える固定電位Ｖｃが電源電圧Ｖｃｃに
等しくなった時に非反転，反転出力の同相電圧が第１及
び第２の電源端子の中点電位になるように設計されてい
る。一方、図３に示す回路によってＶｂ′の電位は（Ｖ
ｏｕｔ＋ ＋Ｖｏｕｔ− ）−５＋Ｖｂになり（電源が
０、５Ｖの時）、Ｖｂ′を図４におけるＶｂ′に接続す
ることによって（Ｖｏｕｔ＋ ＋Ｖｏｕｔ− ）−５が
零に等しくなるように負帰還が働くようにＶｂを設定す
ることができる。即ち、非反転、反転出力電圧の平均値
（同相電圧）が２．５Ｖにすることが可能になる。
【０００４】
【発明が解決しようとする課題】図４に示した従来の演
算増幅器では、非反転、反転出力端子の同相電圧を一定
に保つ働きを有する同相帰還回路の帰還利得が、Ｐチャ
ネル型ＭＯＳトランジスタＭ７ 、Ｍ８ 、及びＮチャ
ネル型ＭＯＳトランジスタＭ５ 、Ｍ６ によって構成
されるインバータ回路の利得だけで決まり高くても２０
ｄＢ程度にとどまると言う欠点があった。
算増幅器では、非反転、反転出力端子の同相電圧を一定
に保つ働きを有する同相帰還回路の帰還利得が、Ｐチャ
ネル型ＭＯＳトランジスタＭ７ 、Ｍ８ 、及びＮチャ
ネル型ＭＯＳトランジスタＭ５ 、Ｍ６ によって構成
されるインバータ回路の利得だけで決まり高くても２０
ｄＢ程度にとどまると言う欠点があった。
【０００５】また、特に容量素子を負荷にする場合、出
力端子の立ち下がりがＰチャネル型ＭＯＳトランジスタ
の相互コンダクタンスによって制限され、遅くなると言
う欠点もあった。
力端子の立ち下がりがＰチャネル型ＭＯＳトランジスタ
の相互コンダクタンスによって制限され、遅くなると言
う欠点もあった。
【０００６】更に、初段の直流利得がＰチャネル型ＭＯ
ＳトランジスタＭ１及びＭ２ のｇｍ と主としてＮチ
ャネル型ＭＯＳトランジスタＭ３ 及びＭ４ によって
決まる初段出力抵抗の積とによって決まり、特にＧＢ積
を大きくするために初段電流を増やすことによって１／
２乗に逆比例して小さくなると言う欠点があった。
ＳトランジスタＭ１及びＭ２ のｇｍ と主としてＮチ
ャネル型ＭＯＳトランジスタＭ３ 及びＭ４ によって
決まる初段出力抵抗の積とによって決まり、特にＧＢ積
を大きくするために初段電流を増やすことによって１／
２乗に逆比例して小さくなると言う欠点があった。
【０００７】
【課題を解決するための手段】本発明の演算増幅器は、
少なくとも初段、及び駆動段により構成され、初段は、
Ｐチャネル型ＭＯＳトランジスタＭ１ と、Ｐチャネル
型ＭＯＳトランジスタＭ１ のドレインにソースが各々
接続された入力段ペアトランジスタを構成するＰチャネ
ル型ＭＯＳトランジスタＭ２ 、Ｍ３ と、定電流源Ｉ
１ と、定電流源Ｉ１ にソースが各々接続され入力段
ペアトランジスタを構成するＰチャネル型ＭＯＳトラン
ジスタＭ４ 、Ｍ５ と、Ｐチャネル型ＭＯＳトランジ
スタＭ２ 、Ｍ３ のドレインにドレイン、ゲートの共
通接続端子が各々接続されたＮチャネル型ＭＯＳトラン
ジスタＭ６ 、Ｍ７ と、Ｐチャネル型ＭＯＳトランジ
スタＭ４ 、Ｍ５ のドレインに各々ドレインが、Ｎチ
ャネル型ＭＯＳトランジスタＭ６ 、Ｍ７ のドレイン
、ゲートの共通接続端子にゲートが各々接続されたＮチ
ャネル型ＭＯＳトランジスタＭ８ 、Ｍ９ と、Ｐチャ
ネル型ＭＯＳトランジスタＭ２ 、Ｍ５ のゲートに接
続された非反転入力端子と、Ｐチャネル型ＭＯＳトラン
ジスタＭ３ 、Ｍ４ のゲートに接続された反転入力端
子とによって構成され、駆動段は、Ｎチャネル型ＭＯＳ
トランジスタＭ８ のゲートにゲートが接続されたＮチ
ャネル型ＭＯＳトランジスタＭ１０と、Ｎチャネル型Ｍ
ＯＳトランジスタＭ９ のゲートにゲートが接続された
Ｎチャネル型ＭＯＳトランジスタＭ１１と、Ｎチャネル
型ＭＯＳトランジスタＭ１０のドレインにドレイン及び
ゲートの共通接続端子が接続されたＰチャネル型ＭＯＳ
トランジスタＭ１２と、Ｎチャネル型ＭＯＳトランジス
タＭ１１のドレインにドレイン及びゲートの共通接続端
子が接続されたＰチャネル型ＭＯＳトランジスタＭ１３
と、Ｎチャネル型ＭＯＳトランジスタＭ８ のドレイン
にゲートが接続されたＮチャネル型ＭＯＳトランジスタ
Ｍ１６と、Ｎチャネル型ＭＯＳトランジスタＭ９ のド
レインに接続されたＮチャネル型ＭＯＳトランジスタＭ
１７と、Ｎチャネル型ＭＯＳトランジスタＭ１６のドレ
インにドレインが接続されたＰチャネル型ＭＯＳトラン
ジスタＭ１４と、Ｎチャネル型ＭＯＳトランジスタＭ１
７のドレインに接続されたＰチャネル型ＭＯＳトランジ
スタＭ１５とで構成される。 ここで、非反転、反転出力電圧を一定に保つために、非
反転、反転電圧の平均を発生する回路と、その出力をＰ
チャネル型ＭＯＳトランジスタＭ１ のゲートに接続す
る帰還ループとで構成される同相帰還回路を有している
。
少なくとも初段、及び駆動段により構成され、初段は、
Ｐチャネル型ＭＯＳトランジスタＭ１ と、Ｐチャネル
型ＭＯＳトランジスタＭ１ のドレインにソースが各々
接続された入力段ペアトランジスタを構成するＰチャネ
ル型ＭＯＳトランジスタＭ２ 、Ｍ３ と、定電流源Ｉ
１ と、定電流源Ｉ１ にソースが各々接続され入力段
ペアトランジスタを構成するＰチャネル型ＭＯＳトラン
ジスタＭ４ 、Ｍ５ と、Ｐチャネル型ＭＯＳトランジ
スタＭ２ 、Ｍ３ のドレインにドレイン、ゲートの共
通接続端子が各々接続されたＮチャネル型ＭＯＳトラン
ジスタＭ６ 、Ｍ７ と、Ｐチャネル型ＭＯＳトランジ
スタＭ４ 、Ｍ５ のドレインに各々ドレインが、Ｎチ
ャネル型ＭＯＳトランジスタＭ６ 、Ｍ７ のドレイン
、ゲートの共通接続端子にゲートが各々接続されたＮチ
ャネル型ＭＯＳトランジスタＭ８ 、Ｍ９ と、Ｐチャ
ネル型ＭＯＳトランジスタＭ２ 、Ｍ５ のゲートに接
続された非反転入力端子と、Ｐチャネル型ＭＯＳトラン
ジスタＭ３ 、Ｍ４ のゲートに接続された反転入力端
子とによって構成され、駆動段は、Ｎチャネル型ＭＯＳ
トランジスタＭ８ のゲートにゲートが接続されたＮチ
ャネル型ＭＯＳトランジスタＭ１０と、Ｎチャネル型Ｍ
ＯＳトランジスタＭ９ のゲートにゲートが接続された
Ｎチャネル型ＭＯＳトランジスタＭ１１と、Ｎチャネル
型ＭＯＳトランジスタＭ１０のドレインにドレイン及び
ゲートの共通接続端子が接続されたＰチャネル型ＭＯＳ
トランジスタＭ１２と、Ｎチャネル型ＭＯＳトランジス
タＭ１１のドレインにドレイン及びゲートの共通接続端
子が接続されたＰチャネル型ＭＯＳトランジスタＭ１３
と、Ｎチャネル型ＭＯＳトランジスタＭ８ のドレイン
にゲートが接続されたＮチャネル型ＭＯＳトランジスタ
Ｍ１６と、Ｎチャネル型ＭＯＳトランジスタＭ９ のド
レインに接続されたＮチャネル型ＭＯＳトランジスタＭ
１７と、Ｎチャネル型ＭＯＳトランジスタＭ１６のドレ
インにドレインが接続されたＰチャネル型ＭＯＳトラン
ジスタＭ１４と、Ｎチャネル型ＭＯＳトランジスタＭ１
７のドレインに接続されたＰチャネル型ＭＯＳトランジ
スタＭ１５とで構成される。 ここで、非反転、反転出力電圧を一定に保つために、非
反転、反転電圧の平均を発生する回路と、その出力をＰ
チャネル型ＭＯＳトランジスタＭ１ のゲートに接続す
る帰還ループとで構成される同相帰還回路を有している
。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例であり、Ｉ１
は定電流源、Ｍ２ 、Ｍ３ 、Ｍ４ 、Ｍ５ は入力
段ペアトランジスタ、Ｍ６ 、Ｍ７ 、Ｍ８ 、Ｍ９は
負荷トランジスタである。Ｐチャネル型ＭＯＳトランジ
スタＭ２ 、Ｍ５ のゲートには非反転入力端子が、Ｐ
チャネル型ＭＯＳトランジスタＭ３ 、Ｍ４ のゲート
には反転入力端子が接続されている。また、駆動段はＮ
チャネル型ＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１６
、Ｍ１７、及びＰチャネル型ＭＯＳトランジスタＭ１２
、Ｍ１３、Ｍ１４、Ｍ１５とで構成されている。また、
Ｐチャネル型ＭＯＳトランジスタＭ１ は定電流源とし
て動作する。なお、Ｎチャネル型ＭＯＳトランジスタＭ
１８、Ｍ１９、及び容量素子Ｃ１ 、Ｃ２ で位相補償
回路を構成している。
は定電流源、Ｍ２ 、Ｍ３ 、Ｍ４ 、Ｍ５ は入力
段ペアトランジスタ、Ｍ６ 、Ｍ７ 、Ｍ８ 、Ｍ９は
負荷トランジスタである。Ｐチャネル型ＭＯＳトランジ
スタＭ２ 、Ｍ５ のゲートには非反転入力端子が、Ｐ
チャネル型ＭＯＳトランジスタＭ３ 、Ｍ４ のゲート
には反転入力端子が接続されている。また、駆動段はＮ
チャネル型ＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１６
、Ｍ１７、及びＰチャネル型ＭＯＳトランジスタＭ１２
、Ｍ１３、Ｍ１４、Ｍ１５とで構成されている。また、
Ｐチャネル型ＭＯＳトランジスタＭ１ は定電流源とし
て動作する。なお、Ｎチャネル型ＭＯＳトランジスタＭ
１８、Ｍ１９、及び容量素子Ｃ１ 、Ｃ２ で位相補償
回路を構成している。
【００１０】次に図３は、非反転、反転出力電圧の平均
を出力する回路で、Ｃ１ 〜Ｃ４ は容量素子、ＳＷ１
〜ＳＷ３ はスイッチを示す。
を出力する回路で、Ｃ１ 〜Ｃ４ は容量素子、ＳＷ１
〜ＳＷ３ はスイッチを示す。
【００１１】次に、図１，図３を参照して動作を説明す
る。まず、非反転入力端子の電位が反転入力端子の電位
に比較して高くなった場合、Ｐチャネル型ＭＯＳトラン
ジスタＭ２ 、Ｍ５ に流れる電流は、Ｐチャネル型Ｍ
ＯＳトランジスタＭ３ 、Ｍ４ に流れる電流に比較し
て減少する。従って、Ｎチャネル型ＭＯＳトランジスタ
Ｍ７ 、Ｍ９ の共通ゲート端子の電位は上がり、Ｎチ
ャネル型ＭＯＳトランジスタＭ６、Ｍ８ の共通ゲート
端子の電位は下がる。一方前述のようにＮチャネル型Ｍ
ＯＳトランジスタＭ９ に流れる電流は減少し（Ｐチャ
ネル型ＭＯＳトランジスタＭ５ に流れる電流と同じ）
、Ｎチャネル型ＭＯＳトランジスタＭ８ に流れる電流
は増加する（Ｐチャネル型ＭＯＳトランジスタＭ４ に
流れる電流と同じ）。従って、初段の出力電圧点Ｘの電
位は低くなり、非反転出力端子の電圧は高くなる。この
時、Ｎチャネル型ＭＯＳトランジスタＭ１１に流れる電
流は減少するが、Ｐチャネル型ＭＯＳトランジスタＭ１
３、Ｍ１５による電流ミラー回路によってＮチャネル型
ＭＯＳトランジスタＭ１７に流れる電流は減少し、非反
転出力端子の電圧を更に高くする効果がある。また、初
段の出力点Ｙの電位は高くなり、反転出力端子の電位は
低くなる。
る。まず、非反転入力端子の電位が反転入力端子の電位
に比較して高くなった場合、Ｐチャネル型ＭＯＳトラン
ジスタＭ２ 、Ｍ５ に流れる電流は、Ｐチャネル型Ｍ
ＯＳトランジスタＭ３ 、Ｍ４ に流れる電流に比較し
て減少する。従って、Ｎチャネル型ＭＯＳトランジスタ
Ｍ７ 、Ｍ９ の共通ゲート端子の電位は上がり、Ｎチ
ャネル型ＭＯＳトランジスタＭ６、Ｍ８ の共通ゲート
端子の電位は下がる。一方前述のようにＮチャネル型Ｍ
ＯＳトランジスタＭ９ に流れる電流は減少し（Ｐチャ
ネル型ＭＯＳトランジスタＭ５ に流れる電流と同じ）
、Ｎチャネル型ＭＯＳトランジスタＭ８ に流れる電流
は増加する（Ｐチャネル型ＭＯＳトランジスタＭ４ に
流れる電流と同じ）。従って、初段の出力電圧点Ｘの電
位は低くなり、非反転出力端子の電圧は高くなる。この
時、Ｎチャネル型ＭＯＳトランジスタＭ１１に流れる電
流は減少するが、Ｐチャネル型ＭＯＳトランジスタＭ１
３、Ｍ１５による電流ミラー回路によってＮチャネル型
ＭＯＳトランジスタＭ１７に流れる電流は減少し、非反
転出力端子の電圧を更に高くする効果がある。また、初
段の出力点Ｙの電位は高くなり、反転出力端子の電位は
低くなる。
【００１２】逆に、非反転入力端子の電位が反転入力端
子の電位に比較して低くなった場合、Ｐチャネル型ＭＯ
ＳトランジスタＭ２ 、Ｍ５ に流れる電流は、Ｐチャ
ネル型ＭＯＳトランジスタＭ３ 、Ｍ４ に流れる電流
に比較して増加する。従って、Ｎチャネル型ＭＯＳトラ
ンジスタＭ７ 、Ｍ９ の共通ゲート端子の電位は下が
り、Ｎチャネル型ＭＯＳトランジスタＭ６ 、Ｍ８ の
共通ゲート端子の電位は上がる。一方、前述のようにＮ
チャネル型ＭＯＳトランジスタＭ９ に流れる電流は増
加し（Ｐチャネル型ＭＯＳトランジスタＭ５ に流れる
電流と同じ）、Ｎチャネル型ＭＯＳトランジスタＭ８
に流れる電流は減少する（Ｐチャネル型ＭＯＳトランジ
スタＭ４ に流れる電流と同じ）。従って、初段の出力
電圧点Ｘの電位は高くなり、非反転出力端子の電圧は低
くなる。この時、Ｎチャネル型ＭＯＳトランジスタＭ１
１に流れる電流は増加するが、Ｐチャネル型ＭＯＳトラ
ンジスタＭ１３、Ｍ１５による電流ミラー回路によって
Ｎチャネル型ＭＯＳトランジスタＭ１７に流れる電流は
増加し、非反転出力端子の電圧を更に低くする効果があ
る。また、初段の出力点Ｙの電位は低くなり、反転出力
端子の電位は高くなる。
子の電位に比較して低くなった場合、Ｐチャネル型ＭＯ
ＳトランジスタＭ２ 、Ｍ５ に流れる電流は、Ｐチャ
ネル型ＭＯＳトランジスタＭ３ 、Ｍ４ に流れる電流
に比較して増加する。従って、Ｎチャネル型ＭＯＳトラ
ンジスタＭ７ 、Ｍ９ の共通ゲート端子の電位は下が
り、Ｎチャネル型ＭＯＳトランジスタＭ６ 、Ｍ８ の
共通ゲート端子の電位は上がる。一方、前述のようにＮ
チャネル型ＭＯＳトランジスタＭ９ に流れる電流は増
加し（Ｐチャネル型ＭＯＳトランジスタＭ５ に流れる
電流と同じ）、Ｎチャネル型ＭＯＳトランジスタＭ８
に流れる電流は減少する（Ｐチャネル型ＭＯＳトランジ
スタＭ４ に流れる電流と同じ）。従って、初段の出力
電圧点Ｘの電位は高くなり、非反転出力端子の電圧は低
くなる。この時、Ｎチャネル型ＭＯＳトランジスタＭ１
１に流れる電流は増加するが、Ｐチャネル型ＭＯＳトラ
ンジスタＭ１３、Ｍ１５による電流ミラー回路によって
Ｎチャネル型ＭＯＳトランジスタＭ１７に流れる電流は
増加し、非反転出力端子の電圧を更に低くする効果があ
る。また、初段の出力点Ｙの電位は低くなり、反転出力
端子の電位は高くなる。
【００１３】以上の説明において、非反転、反転出力端
子の同相電圧は、第１及び第２の電源端子の中点に固定
されているとしたが、この事は次に述べる同相帰還によ
って実現される。図１に示されたＶｃの電位が図３に示
されたＶｂの電位に等しくなった時に非反転、反転出力
の同相電圧が第１及び第２の電源端子の中点電位になる
ように設計されている。一方、図３に示す回路によって
Ｖｂ′の電位は（Ｖｏｕｔ＋ ＋Ｖｏｕｔ− ）−５＋
Ｖｂになり（電源が０、５Ｖの時）、Ｖｂ′を図１にお
けるＶｃに接続することによって（Ｖｏｕｔ＋ ＋Ｖｏ
ｕｔ− ）−５が零に等しくなるように負帰還が働くこ
とになる。即ち、非反転、反転出力電圧の平均値（同相
電圧）が２．５Ｖになる。この時の同相帰還利得は、差
動利得と同じ程度に高くすることが可能であり、通常８
０ｄＢ程度得られる。
子の同相電圧は、第１及び第２の電源端子の中点に固定
されているとしたが、この事は次に述べる同相帰還によ
って実現される。図１に示されたＶｃの電位が図３に示
されたＶｂの電位に等しくなった時に非反転、反転出力
の同相電圧が第１及び第２の電源端子の中点電位になる
ように設計されている。一方、図３に示す回路によって
Ｖｂ′の電位は（Ｖｏｕｔ＋ ＋Ｖｏｕｔ− ）−５＋
Ｖｂになり（電源が０、５Ｖの時）、Ｖｂ′を図１にお
けるＶｃに接続することによって（Ｖｏｕｔ＋ ＋Ｖｏ
ｕｔ− ）−５が零に等しくなるように負帰還が働くこ
とになる。即ち、非反転、反転出力電圧の平均値（同相
電圧）が２．５Ｖになる。この時の同相帰還利得は、差
動利得と同じ程度に高くすることが可能であり、通常８
０ｄＢ程度得られる。
【００１４】次に、本発明の第２の実施例について図２
を参照して説明する。同図において、Ｉ１ は定電流源
、Ｍ２ 、Ｍ３ 、Ｍ４ 、Ｍ５ は入力段ペアトラン
ジスタ、Ｍ６ 、Ｍ７ 、Ｍ８ 、Ｍ９ は負荷トラン
ジスタである。Ｎチャネル型ＭＯＳトランジスタＭ２
、Ｍ５ のゲートには非反転入力端子が、Ｎチャネル型
ＭＯＳトランジスタＭ３ 、Ｍ４ のゲートには反転入
力端子が接続されている。また、駆動段はＰチャネル型
ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１６、Ｍ１７及
びＮチャネル型ＭＯＳトランジスタＭ１２、Ｍ１３及び
Ｍ１４、Ｍ１５とで構成されている。なお、Ｐチャネル
型ＭＯＳトランジスタＭ１８、Ｍ１９及び容量素子Ｃ１
、Ｃ２ で位相補償回路を構成している。
を参照して説明する。同図において、Ｉ１ は定電流源
、Ｍ２ 、Ｍ３ 、Ｍ４ 、Ｍ５ は入力段ペアトラン
ジスタ、Ｍ６ 、Ｍ７ 、Ｍ８ 、Ｍ９ は負荷トラン
ジスタである。Ｎチャネル型ＭＯＳトランジスタＭ２
、Ｍ５ のゲートには非反転入力端子が、Ｎチャネル型
ＭＯＳトランジスタＭ３ 、Ｍ４ のゲートには反転入
力端子が接続されている。また、駆動段はＰチャネル型
ＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１６、Ｍ１７及
びＮチャネル型ＭＯＳトランジスタＭ１２、Ｍ１３及び
Ｍ１４、Ｍ１５とで構成されている。なお、Ｐチャネル
型ＭＯＳトランジスタＭ１８、Ｍ１９及び容量素子Ｃ１
、Ｃ２ で位相補償回路を構成している。
【００１５】次に、図２を参照して動作を説明する。ま
ず、非反転入力端子の電位が反転入力端子の電位に比較
して高くなった場合、Ｎチャネル型ＭＯＳトランジスタ
Ｍ２ 、Ｍ５ に流れる電流は、Ｎチャネル型ＭＯＳト
ランジスタＭ３ 、Ｍ４ に流れる電流に比較して増加
する。従って、Ｐチャネル型ＭＯＳトランジスタＭ７
、Ｍ９ の共通ゲート端子の電位は下がるが、一方前述
のようにＰチャネル型ＭＯＳトランジスタＭ９ に流れ
る電流は増加している（Ｎチャネル型ＭＯＳトランジス
タＭ５ に流れる電流と同じ）ためそのドレイン電位は
低くなる。従って、この点Ｘを初段出力として駆動段の
入力端子にすることによって駆動段出力端子の電位は高
くなる。この時、Ｐチャネル型ＭＯＳトランジスタＭ１
１に流れる電流は増加するが、Ｎチャネル型ＭＯＳトラ
ンジスタＭ１３、Ｍ１５による電流ミラー回路によって
Ｐチャネル型ＭＯＳトランジスタＭ１７に流れる電流は
増加し、非反転出力端子の電圧を更に高くする効果があ
る。また、初段出力点Ｙの電位は高くなり、反転出力端
子の電位は低くなる。
ず、非反転入力端子の電位が反転入力端子の電位に比較
して高くなった場合、Ｎチャネル型ＭＯＳトランジスタ
Ｍ２ 、Ｍ５ に流れる電流は、Ｎチャネル型ＭＯＳト
ランジスタＭ３ 、Ｍ４ に流れる電流に比較して増加
する。従って、Ｐチャネル型ＭＯＳトランジスタＭ７
、Ｍ９ の共通ゲート端子の電位は下がるが、一方前述
のようにＰチャネル型ＭＯＳトランジスタＭ９ に流れ
る電流は増加している（Ｎチャネル型ＭＯＳトランジス
タＭ５ に流れる電流と同じ）ためそのドレイン電位は
低くなる。従って、この点Ｘを初段出力として駆動段の
入力端子にすることによって駆動段出力端子の電位は高
くなる。この時、Ｐチャネル型ＭＯＳトランジスタＭ１
１に流れる電流は増加するが、Ｎチャネル型ＭＯＳトラ
ンジスタＭ１３、Ｍ１５による電流ミラー回路によって
Ｐチャネル型ＭＯＳトランジスタＭ１７に流れる電流は
増加し、非反転出力端子の電圧を更に高くする効果があ
る。また、初段出力点Ｙの電位は高くなり、反転出力端
子の電位は低くなる。
【００１６】逆に、非反転入力端子の電位が反転入力端
子の電位に比較して低くなった場合、Ｎチャネル型ＭＯ
ＳトランジスタＭ２ 、Ｍ５ に流れる電流は、Ｎチャ
ネル型ＭＯＳトランジスタＭ３ 、Ｍ４ に流れる電流
に比較して減少する。従って、Ｐチャネル型ＭＯＳトラ
ンジスタＭ７ 、Ｍ９ の共通ゲート端子の電位は下が
るが、一方前述のようにＰチャネル型ＭＯＳトランジス
タＭ９ に流れる電流は減少している（Ｎチャネル型Ｍ
ＯＳトランジスタＭ５ に流れる電流と同じ）ためその
ドレイン電位は高くなる。従って、この点Ｘを初段出力
として駆動段の入寮端子にすることによって駆動段出力
端子の電位は低くなる。この時、Ｐチャネル型ＭＯＳト
ランジスタＭ１１に流れる電流は減少するが、Ｎチャネ
ル型ＭＯＳトランジスタＭ１３、Ｍ１５による電流ミラ
ー回路によってＰチャネル型ＭＯＳトランジスタＭ１７
に流れる電流は減少し、非反転出力端子の電圧を更に低
くする効果がある。また、初段出力点Ｙの電位は低くな
り、反転出力端子の電位は高くなる。
子の電位に比較して低くなった場合、Ｎチャネル型ＭＯ
ＳトランジスタＭ２ 、Ｍ５ に流れる電流は、Ｎチャ
ネル型ＭＯＳトランジスタＭ３ 、Ｍ４ に流れる電流
に比較して減少する。従って、Ｐチャネル型ＭＯＳトラ
ンジスタＭ７ 、Ｍ９ の共通ゲート端子の電位は下が
るが、一方前述のようにＰチャネル型ＭＯＳトランジス
タＭ９ に流れる電流は減少している（Ｎチャネル型Ｍ
ＯＳトランジスタＭ５ に流れる電流と同じ）ためその
ドレイン電位は高くなる。従って、この点Ｘを初段出力
として駆動段の入寮端子にすることによって駆動段出力
端子の電位は低くなる。この時、Ｐチャネル型ＭＯＳト
ランジスタＭ１１に流れる電流は減少するが、Ｎチャネ
ル型ＭＯＳトランジスタＭ１３、Ｍ１５による電流ミラ
ー回路によってＰチャネル型ＭＯＳトランジスタＭ１７
に流れる電流は減少し、非反転出力端子の電圧を更に低
くする効果がある。また、初段出力点Ｙの電位は低くな
り、反転出力端子の電位は高くなる。
【００１７】
【発明の効果】以上説明したように、本発明は差動演算
増幅器の出力端子の立ち上がり時間、立ち下がり時間と
同程度に設計できると同時に、同相利得を高くすること
ができる。また、ＧＢ積を大きく設計した場合において
も直流利得を８０ｄＢ程度と大きくする事が可能になる
。
増幅器の出力端子の立ち上がり時間、立ち下がり時間と
同程度に設計できると同時に、同相利得を高くすること
ができる。また、ＧＢ積を大きく設計した場合において
も直流利得を８０ｄＢ程度と大きくする事が可能になる
。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】同相帰還を説明する回路図である。
【図４】従来例を示す回路図である。
Ｍ１ …Ｍ１９ トランジスタ
Ｉ１ 定電流源
Ｃ１ …Ｃ４ 容量素子
Claims (1)
- 【請求項１】 少なくとも、初段、及び駆動段の２段
により構成された演算増幅器において、初段増幅部が第
１の電源端子と、該第１の電源端子に一端が接続された
第１の定電流源と、前記第１の電源にソースが接続され
た第１の第１導電型電界効果トランジスタと、該第１の
第１導電型電界効果トランジスタのドレインに各々ソー
スが接続された第２及び第３の第１導電型電界効果トラ
ンジスタと、前記第１の定電流源の他端にソースが接続
された第４及び第５の第１導電型電界効果トランジスタ
と、前記第２の第１導電型電界効果トランジスタのドレ
インにドレイン及びゲートが、第２の電源端子にソース
が各々接続された第１の第２導電型電界効果トランジス
タと、前記第３の第１導電型電界効果トランジスタのド
レインにドレイン及びゲートが、前記第２の電源端子に
ソースが各々接続された第２の第２導電型電界効果トラ
ンジスタと、前記第４の第１導電型電界効果トランジス
タのドレインにドレインが、前記第１の第２導電型電界
効果トランジスタのドレイン、ゲートの共通接続端子に
ゲートが、前記第２の電源端子にソースが各々接続され
た第３の第２導電型電界効果トランジスタと、前記第５
の第１導電型電界効果トランジスタのドレインにドレイ
ンが、前記第２の第２導電型電界効果トランジスタのド
レイン、ゲートの共通接続端子にゲートが、前記第２の
電源端子にソースが各々接続された第４の第２導電型電
界効果トランジスタと、前記第２及び第５の第１導電型
電界効果トランジスタのゲートに各々接続された非反転
入力端子と、前記第３及び第４の第１導電型電界効果ト
ランジスタのゲートに各々接続された反転入力端子とで
構成され、駆動段が前記第３の第２導電型電界効果トラ
ンジスタのゲートに、ゲートが前記第２の電源端子にソ
ースが接続された第５の第２導電型電界効果トランジス
タと、前記第４の第２導電型電界効果トランジスタのゲ
ートにゲートが、前記第２の電源端子にソースが接続さ
れた第６の第２導電型電界効果トランジスタと、前記第
５の第２導電型電界効果トランジスタのドレインにドレ
イン及びゲートの共通端子が、前記第１の電源端子にソ
ースが接続された第６の第１導電型電界効果トランジス
タと、前記第６の第２導電型電界効果トランジスタのド
レインにドレイン及びゲートの共通端子が、前記第１の
電源端子にソースが接続された第７の第１導電型電界効
果トランジスタと、前記第４の第１導電型電界効果トラ
ンジスタのドレインと前記第３の第２導電型電界効果ト
ランジスタのドレインとの共通接続端子にゲートが、前
記第２の電源端子にソースが接続された第７の第２導電
型電界効果トランジスタと、前記第５の第１導電型電界
効果トランジスタのドレインと前記第４の第２導電型電
界効果トランジスタのドレインとの共通接続端子にゲー
トが、前記第２の電源端子にソースが接続された第８の
第２導電型電界効果トランジスタと、前記第７の第２導
電型電界効果トランジスタのドレインにドレインが、前
記第６の第１導電型電界効果トランジスタのドレインと
ゲートの共通接続端子のゲートが、前記第１の電源端子
にソースが接続された第８の第２導電型電界効果トラン
ジスタと、前記第８の第２導電型電界効果トランジスタ
のドレインにドレインが、前記第７の第１導電型電界効
果トランジスタのドレインとゲートの共通接続端子のゲ
ートが、前記第１の電源端子にソースが接続された第９
の第２導電型電界効果トランジスタと、前記第７の第２
導電型電界効果トランジスタのドレインと、前記第８の
第１導電型電界効果トランジスタのドレインとの共通接
続点とに接続された反転出力端子と、前記第８の第２導
電型電界効果トランジスタのドレインと前記第８の第１
導電型電界効果トランジスタのドレインとの共通接続点
とに接続された非反転出力端子とで構成され、前記非反
転出力端子に現われる電圧と前記反転出力端子に現われ
る電圧との平均を発生する回路と、該回路の出力端子と
前記第１の第１導電型電界効果トランジスタのゲートと
の帰還接続とを有する事を特徴とする演算増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004191A JP2705317B2 (ja) | 1991-01-18 | 1991-01-18 | 演算増幅器 |
| EP92100520A EP0495460B1 (en) | 1991-01-18 | 1992-01-14 | Operational amplifier |
| DE69225620T DE69225620T2 (de) | 1991-01-18 | 1992-01-14 | Operationsverstärker |
| US07/822,750 US5179354A (en) | 1991-01-18 | 1992-01-21 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004191A JP2705317B2 (ja) | 1991-01-18 | 1991-01-18 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243308A true JPH04243308A (ja) | 1992-08-31 |
| JP2705317B2 JP2705317B2 (ja) | 1998-01-28 |
Family
ID=11577809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004191A Expired - Fee Related JP2705317B2 (ja) | 1991-01-18 | 1991-01-18 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5179354A (ja) |
| EP (1) | EP0495460B1 (ja) |
| JP (1) | JP2705317B2 (ja) |
| DE (1) | DE69225620T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381112A (en) * | 1993-09-22 | 1995-01-10 | Motorola, Inc. | Fully differential line driver circuit having common-mode feedback |
| EP1168603A1 (en) | 2000-06-26 | 2002-01-02 | STMicroelectronics S.r.l. | Switched-capacitor, fully-differential operational amplifier with high switching frequency |
| US6642788B1 (en) * | 2001-11-05 | 2003-11-04 | Xilinx, Inc. | Differential cascode amplifier |
| JP4103468B2 (ja) * | 2002-06-28 | 2008-06-18 | 日本電気株式会社 | 差動回路と増幅回路及び該増幅回路を用いた表示装置 |
| US7777568B2 (en) * | 2004-12-02 | 2010-08-17 | Mandate Chips and Circuits Pvt. Ltd. | High frequency receiver preamplifier with CMOS rail-to-rail capability |
| US20090115518A1 (en) * | 2006-03-23 | 2009-05-07 | Nxp B.V. | Differential amplifier with input stage inverting common-mode signals |
| KR20130069147A (ko) * | 2011-12-16 | 2013-06-26 | 삼성전자주식회사 | 기저대역 신호를 증폭하기 위한 장치 및 회로 |
| CN103780212B (zh) * | 2012-10-25 | 2016-12-21 | 华为技术有限公司 | 一种运算放大器、电平转换电路以及可编程增益放大器 |
| US20190149093A1 (en) * | 2017-11-10 | 2019-05-16 | Texas Instruments Incorporated | Amplifier with constant voltage gain |
| US10873303B2 (en) * | 2017-11-10 | 2020-12-22 | Texas Instruments Incorporated | Amplifier with constant voltage gain |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554515A (en) * | 1984-07-06 | 1985-11-19 | At&T Laboratories | CMOS Operational amplifier |
| IT1201839B (it) * | 1986-08-08 | 1989-02-02 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad uscita interamente differenziale |
| US4749955A (en) * | 1986-12-29 | 1988-06-07 | Delco Electronics Corporation | Low voltage comparator circuit |
| US4963834A (en) * | 1988-01-21 | 1990-10-16 | Nec Corporation | Operational amplifier |
| IT1229305B (it) * | 1989-04-28 | 1991-08-08 | Sgs Thomson Microelectonics S | Dispositivo circuitale per incrementare il prodotto banda guasagno di un amplificatore cmos. |
-
1991
- 1991-01-18 JP JP3004191A patent/JP2705317B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-14 DE DE69225620T patent/DE69225620T2/de not_active Expired - Fee Related
- 1992-01-14 EP EP92100520A patent/EP0495460B1/en not_active Expired - Lifetime
- 1992-01-21 US US07/822,750 patent/US5179354A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69225620D1 (de) | 1998-07-02 |
| DE69225620T2 (de) | 1999-01-14 |
| EP0495460B1 (en) | 1998-05-27 |
| JP2705317B2 (ja) | 1998-01-28 |
| US5179354A (en) | 1993-01-12 |
| EP0495460A1 (en) | 1992-07-22 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |
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