JPH04243353A - シーケンサ装置 - Google Patents
シーケンサ装置Info
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- JPH04243353A JPH04243353A JP429291A JP429291A JPH04243353A JP H04243353 A JPH04243353 A JP H04243353A JP 429291 A JP429291 A JP 429291A JP 429291 A JP429291 A JP 429291A JP H04243353 A JPH04243353 A JP H04243353A
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- Japan
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- circuit
- time constant
- output
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えば外部電話のダイ
ヤル時にＣＩ（呼出し）信号を誤検出しないように、時
定数の異なる２つの入力信号を制御するシーケンサ装置
に関し、特に波形の違う２入力信号を誤検出しないため
の回路に関するものである。
ヤル時にＣＩ（呼出し）信号を誤検出しないように、時
定数の異なる２つの入力信号を制御するシーケンサ装置
に関し、特に波形の違う２入力信号を誤検出しないため
の回路に関するものである。
【０００２】
【従来の技術】図７は、時定数の異なる２つの入力信号
の誤検出防止を行う従来のシーケンサ装置の一例を示す
回路構成図であり、ここでは外部電話のダイヤル時にＣ
Ｉ信号の誤検出を防止する場合を示す。同図において、
１はＣＩ入力信号、２はＤＬＯ入力信号、３はＣＩ出力
信号、４はＤＬＯ出力信号であり、３０は２入力ＯＲ回
路、３１，３２はダイオード、３３，３４は抵抗、３５
，３６はコンデンサである。また３７は２入力ＯＲ回路
、３８はインバータ、３９はＳＲフリップフロップであ
る。
の誤検出防止を行う従来のシーケンサ装置の一例を示す
回路構成図であり、ここでは外部電話のダイヤル時にＣ
Ｉ信号の誤検出を防止する場合を示す。同図において、
１はＣＩ入力信号、２はＤＬＯ入力信号、３はＣＩ出力
信号、４はＤＬＯ出力信号であり、３０は２入力ＯＲ回
路、３１，３２はダイオード、３３，３４は抵抗、３５
，３６はコンデンサである。また３７は２入力ＯＲ回路
、３８はインバータ、３９はＳＲフリップフロップであ
る。
【０００３】次に図７の動作を説明するために、同図中
の各部の入出力信号の波形を示した図８および図９を用
いて説明する。図８は外部電話によるダイヤル時，図９
はＣＩ信号検出時の図７の各部の信号波形をそれぞれ示
したものである。ここで、外部電話によるダイヤル時、
回線が空き状態でないことを示すためＤＬＯ信号はロー
レベル（以下「Ｌ」と略す）になる。また、ＣＩ信号検
出時とは本体および外部電話がオンフックしていて、呼
出し信号が入ってきた時のことである。
の各部の入出力信号の波形を示した図８および図９を用
いて説明する。図８は外部電話によるダイヤル時，図９
はＣＩ信号検出時の図７の各部の信号波形をそれぞれ示
したものである。ここで、外部電話によるダイヤル時、
回線が空き状態でないことを示すためＤＬＯ信号はロー
レベル（以下「Ｌ」と略す）になる。また、ＣＩ信号検
出時とは本体および外部電話がオンフックしていて、呼
出し信号が入ってきた時のことである。
【０００４】図７の回路は、本体および外部電話がオン
フックの場合は、ＣＩ信号１を検出し（ＤＬＯ信号２は
ハイレベル（以下「Ｈ」と略す）の状態）、外部電話に
よるダイヤル時、ＤＬＯ信号２が「Ｌ」であることを検
出（ダイヤルの波形がＤＬＯ信号２に途中現れるが無視
する。）する動作を行う。 すなわち、図８において
外部電話によるダイヤル時、ＤＬＯ入力信号２は同図（
ａ）に示す「Ｌ」の波形、ＣＩ入力信号１は同図（ｅ）
に示す「Ｈ」の波形となる。このまま出力してしまうと
、外部電話からのダイヤルをＣＩ信号として誤検出して
しまうので、ダイオード３１，３２と抵抗３３，３４お
よびコンデンサ３５，３６からなる２つの積分回路４１
，４２を用いて波形をなまらせ、それら出力Ｉ，ＩＩを
図８（ｂ）および（ｃ）のような波形にする。これを、
２入力ＯＲ回路３７およびインバータ３８を通してＳＲ
フリップフロップ３９に加えてそのフリップフロップを
リセットし、図８（ｆ）の波形のようなＤＬＯ出力信号
４を出力する。また、２入力ＯＲ回路３０を通して図（
ｇ）の波形のように、外部電話からのダイヤル信号の影
響をなくした「Ｈ」のＣＩ出力信号３を出力する。
フックの場合は、ＣＩ信号１を検出し（ＤＬＯ信号２は
ハイレベル（以下「Ｈ」と略す）の状態）、外部電話に
よるダイヤル時、ＤＬＯ信号２が「Ｌ」であることを検
出（ダイヤルの波形がＤＬＯ信号２に途中現れるが無視
する。）する動作を行う。 すなわち、図８において
外部電話によるダイヤル時、ＤＬＯ入力信号２は同図（
ａ）に示す「Ｌ」の波形、ＣＩ入力信号１は同図（ｅ）
に示す「Ｈ」の波形となる。このまま出力してしまうと
、外部電話からのダイヤルをＣＩ信号として誤検出して
しまうので、ダイオード３１，３２と抵抗３３，３４お
よびコンデンサ３５，３６からなる２つの積分回路４１
，４２を用いて波形をなまらせ、それら出力Ｉ，ＩＩを
図８（ｂ）および（ｃ）のような波形にする。これを、
２入力ＯＲ回路３７およびインバータ３８を通してＳＲ
フリップフロップ３９に加えてそのフリップフロップを
リセットし、図８（ｆ）の波形のようなＤＬＯ出力信号
４を出力する。また、２入力ＯＲ回路３０を通して図（
ｇ）の波形のように、外部電話からのダイヤル信号の影
響をなくした「Ｈ」のＣＩ出力信号３を出力する。
【０００５】次に図９においてＣＩ信号検出時、ＤＬＯ
入力信号２は同図（ａ）の波形、ＣＩ入力信号１は同図
（ｅ）の波形となる。このままではＣＩ信号１の影響に
よりＤＬＯ信号２を誤検出してしまうので、図８の場合
と同様に、ダイオード，抵抗，コンデンサ等の２つの積
分回路４１，４２で波形をなまらせ、これを２入力ＯＲ
回路３７およびインバータ３８を通してＳＲフリップフ
ロップ３９に加えてそのフリップフロップをセットし、
図９（ｆ）の波形のようなＤＬＯ出力信号４，および２
入力ＯＲ回路３０を通して図９（ｇ）の波形のようなＣ
Ｉ出力信号３を出力する
入力信号２は同図（ａ）の波形、ＣＩ入力信号１は同図
（ｅ）の波形となる。このままではＣＩ信号１の影響に
よりＤＬＯ信号２を誤検出してしまうので、図８の場合
と同様に、ダイオード，抵抗，コンデンサ等の２つの積
分回路４１，４２で波形をなまらせ、これを２入力ＯＲ
回路３７およびインバータ３８を通してＳＲフリップフ
ロップ３９に加えてそのフリップフロップをセットし、
図９（ｆ）の波形のようなＤＬＯ出力信号４，および２
入力ＯＲ回路３０を通して図９（ｇ）の波形のようなＣ
Ｉ出力信号３を出力する
【０００６】
【発明が解決しようとする課題】このように従来のシー
ケンサ装置においては、波形を抵抗，コンデンサ等のア
ナログ回路でなまらせて時定数の異なる２つの入力信号
の誤検出の防止を行っているが、そのため微調整を行う
時、ＣＲの時定数を変更せねばならず、ハードウェアの
変更が必要であるという問題点があった。本発明は上記
のような問題点を解消するためになされたもので、時定
数をソフトウェアで微調整でき、またＣＩ信号等の誤検
出を防止できるシーケンサ装置を提供することを目的と
する。
ケンサ装置においては、波形を抵抗，コンデンサ等のア
ナログ回路でなまらせて時定数の異なる２つの入力信号
の誤検出の防止を行っているが、そのため微調整を行う
時、ＣＲの時定数を変更せねばならず、ハードウェアの
変更が必要であるという問題点があった。本発明は上記
のような問題点を解消するためになされたもので、時定
数をソフトウェアで微調整でき、またＣＩ信号等の誤検
出を防止できるシーケンサ装置を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明に係るシーケンサ
装置は、ＡＮＤ回路，ＯＲ回路，フリップフロップ等か
らなり波形の異なる２つの入力信号を制御してその出力
を決定するシーケンサ回路と、前記入力信号に応じてそ
の時定数を設定する時定数設定レジスタと、前記シーケ
ンサ回路から送出される始動，停止信号によって制御さ
れ、かつ前記レジスタに書き込まれた時定数の値により
所定の期間をカウントするカウンタ回路とを備え、この
カウンタ回路のカウント出力を前記シーケンサ回路に送
出してその出力に基づき前記２つの入力信号の誤検出を
防止するようにしたものである。
装置は、ＡＮＤ回路，ＯＲ回路，フリップフロップ等か
らなり波形の異なる２つの入力信号を制御してその出力
を決定するシーケンサ回路と、前記入力信号に応じてそ
の時定数を設定する時定数設定レジスタと、前記シーケ
ンサ回路から送出される始動，停止信号によって制御さ
れ、かつ前記レジスタに書き込まれた時定数の値により
所定の期間をカウントするカウンタ回路とを備え、この
カウンタ回路のカウント出力を前記シーケンサ回路に送
出してその出力に基づき前記２つの入力信号の誤検出を
防止するようにしたものである。
【０００８】
【作用】本発明においては、従来、抵抗やコンデンサ等
のアナログ回路で処理を行っていた部分をＡＮＤ回路や
ＯＲ回路，フリップフロップ等のデジタル回路により構
成し、その際、時定数の設定はレジスタに書き込む値を
変えることよって微調整できる。そのため時定数の変更
が容易となり、しかもＣＩ信号等の誤検出を防止できる
。
のアナログ回路で処理を行っていた部分をＡＮＤ回路や
ＯＲ回路，フリップフロップ等のデジタル回路により構
成し、その際、時定数の設定はレジスタに書き込む値を
変えることよって微調整できる。そのため時定数の変更
が容易となり、しかもＣＩ信号等の誤検出を防止できる
。
【０００９】
【実施例】以下、本発明の実施例を図について説明する
。図１は本発明によるシーケンサ装置の一実施例を示す
概略ブロック図であり、図２は図１の具体例を示す回路
構成図である。図１において１〜４は従来例と全く同じ
ものであり、５はインバータ、６は２入力ＮＡＮＤ回路
、７はシーケンサ回路、８はカウンタ回路、９は時定数
設定レジスタである。また、第２図において１〜６は第
１図と同じものであり、φＡ はＣＰＵ等のシーケンサ
本体（図示せず）からデータバスを介して送出される８
ビットのデータ（０・・・７）ＤＡを時定数設定レジス
タ９にラッチするための第１のクロック、φＢ はカウ
ンタ回路８およびシーケンサ回路７用の第２の基本クロ
ック、ＲＴはリセット信号である。１４〜１６はインバ
ータ、１７は時定数設定レジスタ９を構成する４ビット
のフリップフロップ（ＦＦ）からなるフリップフロップ
回路、１８，１９はＤ形フリップフロップ、２０は３入
力ＮＡＮＤ回路、２１，２２は２入力ＮＡＮＤ回路、２
３は３入力ＯＲ回路である。２４，２５は２入力ＡＮＤ
回路、２６は２入力ＮＯＲ回路、２８，２９はカウンタ
回路８を構成するＨＣ１６１である。
。図１は本発明によるシーケンサ装置の一実施例を示す
概略ブロック図であり、図２は図１の具体例を示す回路
構成図である。図１において１〜４は従来例と全く同じ
ものであり、５はインバータ、６は２入力ＮＡＮＤ回路
、７はシーケンサ回路、８はカウンタ回路、９は時定数
設定レジスタである。また、第２図において１〜６は第
１図と同じものであり、φＡ はＣＰＵ等のシーケンサ
本体（図示せず）からデータバスを介して送出される８
ビットのデータ（０・・・７）ＤＡを時定数設定レジス
タ９にラッチするための第１のクロック、φＢ はカウ
ンタ回路８およびシーケンサ回路７用の第２の基本クロ
ック、ＲＴはリセット信号である。１４〜１６はインバ
ータ、１７は時定数設定レジスタ９を構成する４ビット
のフリップフロップ（ＦＦ）からなるフリップフロップ
回路、１８，１９はＤ形フリップフロップ、２０は３入
力ＮＡＮＤ回路、２１，２２は２入力ＮＡＮＤ回路、２
３は３入力ＯＲ回路である。２４，２５は２入力ＡＮＤ
回路、２６は２入力ＮＯＲ回路、２８，２９はカウンタ
回路８を構成するＨＣ１６１である。
【００１０】すなわち、ＤＬＯ入力信号２がインバータ
１４を通してフリップフロップ１８のＤ入力に送出され
るとともに、ＮＡＮＤ回路２０および２２を通してフリ
ップフロップ１９のＤ入力に送出されている。そしてフ
リップフロップ１８のＱ出力はＮＡＮＤ回路２０，ＯＲ
回路２３およびＡＮＤ回路２５に送出され、その反転Ｑ
出力がＡＮＤ回路２４に入力されている。フリップフロ
ップ１９のＱ出力はＮＡＮＤ回路２１，ＡＮＤ回路２５
にそれぞれ送出され、その反転Ｑ出力がＤＬＯ出力信号
４として取り出されるとともに、ＡＮＤ回路２４および
ＮＡＮＤ回路６に入力されている。また、各ＡＮＤ回路
２４，２５の出力が入力されるＮＯＲ回路２６の出力信
号（１）がカウンタ回路８の各ＨＣ１６１（２８），（
２９）のロード（Ｌ）入力に送出され、そのＣＯ出力（
２）がシーケンサ回路７のＮＡＮＤ回路２０およびイン
バータ１５を通してＯＲ回路２３に送出されている。な
お、ＣＩ入力信号１はインバータ５を通してＮＡＮＤ回
路６に送出され、その出力をＣＩ出力信号３として取り
出すものとなっている。
１４を通してフリップフロップ１８のＤ入力に送出され
るとともに、ＮＡＮＤ回路２０および２２を通してフリ
ップフロップ１９のＤ入力に送出されている。そしてフ
リップフロップ１８のＱ出力はＮＡＮＤ回路２０，ＯＲ
回路２３およびＡＮＤ回路２５に送出され、その反転Ｑ
出力がＡＮＤ回路２４に入力されている。フリップフロ
ップ１９のＱ出力はＮＡＮＤ回路２１，ＡＮＤ回路２５
にそれぞれ送出され、その反転Ｑ出力がＤＬＯ出力信号
４として取り出されるとともに、ＡＮＤ回路２４および
ＮＡＮＤ回路６に入力されている。また、各ＡＮＤ回路
２４，２５の出力が入力されるＮＯＲ回路２６の出力信
号（１）がカウンタ回路８の各ＨＣ１６１（２８），（
２９）のロード（Ｌ）入力に送出され、そのＣＯ出力（
２）がシーケンサ回路７のＮＡＮＤ回路２０およびイン
バータ１５を通してＯＲ回路２３に送出されている。な
お、ＣＩ入力信号１はインバータ５を通してＮＡＮＤ回
路６に送出され、その出力をＣＩ出力信号３として取り
出すものとなっている。
【００１１】次に上記実施例構成の動作を図３を用いて
説明する。図３は図１の各部における入出力信号波形の
変化をそれぞれ示すものであり、ＣＩ入力信号１および
ＤＬＯ入力信号２は図３（ａ）及び（ｂ）の波形のよう
に変化するものとする。ここで、これらＣＩ入力信号１
とＤＬＯ入力信号２は、図３（ａ）および（ｂ）に示す
波形の前半は外部電話によるダイヤル時、後半はＣＩ信
号検出時を想定している。まず、リセット信号ＲＴを「
Ｌ」にして（図３（ｃ））、シーケンサ回路７とカウン
タ回路８及びレジスタ９を初期状態にする。すると初期
状態では、シーケンサ回路７の各フリップフロップ１８
，１９がリセットされ、図３（ｇ）に示すＤＬＯ出力信
号４の波形，および図３（ｈ）に示すＣＩ出力信号３の
波形は共に「Ｈ」になっている。次に外部電話によるダ
イヤル時に、ＤＬＯ入力信号２が「Ｈ」→「Ｌ」になる
と、シーケンサ回路７は動作してそのフリップフロップ
１８が図３（ｄ）に示すクロックφＢ の立上がりでラ
ッチし、同時にカウンタ回路８を動作させるために、Ｎ
ＯＲ回路２６の出力■を図３（ｅ）のように「Ｌ」にす
る。この時、レジスタ９の時定数はクロックφＢ の２
パルス分に設定してあるとする。
説明する。図３は図１の各部における入出力信号波形の
変化をそれぞれ示すものであり、ＣＩ入力信号１および
ＤＬＯ入力信号２は図３（ａ）及び（ｂ）の波形のよう
に変化するものとする。ここで、これらＣＩ入力信号１
とＤＬＯ入力信号２は、図３（ａ）および（ｂ）に示す
波形の前半は外部電話によるダイヤル時、後半はＣＩ信
号検出時を想定している。まず、リセット信号ＲＴを「
Ｌ」にして（図３（ｃ））、シーケンサ回路７とカウン
タ回路８及びレジスタ９を初期状態にする。すると初期
状態では、シーケンサ回路７の各フリップフロップ１８
，１９がリセットされ、図３（ｇ）に示すＤＬＯ出力信
号４の波形，および図３（ｈ）に示すＣＩ出力信号３の
波形は共に「Ｈ」になっている。次に外部電話によるダ
イヤル時に、ＤＬＯ入力信号２が「Ｈ」→「Ｌ」になる
と、シーケンサ回路７は動作してそのフリップフロップ
１８が図３（ｄ）に示すクロックφＢ の立上がりでラ
ッチし、同時にカウンタ回路８を動作させるために、Ｎ
ＯＲ回路２６の出力■を図３（ｅ）のように「Ｌ」にす
る。この時、レジスタ９の時定数はクロックφＢ の２
パルス分に設定してあるとする。
【００１２】次に、カウンタ回路８内でクロックφＢ
の２パルス分カウント後、そのＣＯ出力として図３（ｆ
）のようにシーケンサ回路７にパルスを返す。するとシ
ーケンサ回路７はそのパルスを受けてフリップフロップ
１９がクロックφＢ の立上がりでセットし、ＤＬＯ出
力信号４を、図３（ｇ）の波形のように「Ｌ」にする。 また、カウンタ回路８の動作を終了にするため、ＮＯＲ
回路２６を通して図３（ｅ）のように「Ｈ」にする。
の２パルス分カウント後、そのＣＯ出力として図３（ｆ
）のようにシーケンサ回路７にパルスを返す。するとシ
ーケンサ回路７はそのパルスを受けてフリップフロップ
１９がクロックφＢ の立上がりでセットし、ＤＬＯ出
力信号４を、図３（ｇ）の波形のように「Ｌ」にする。 また、カウンタ回路８の動作を終了にするため、ＮＯＲ
回路２６を通して図３（ｅ）のように「Ｈ」にする。
【００１３】この時、レジスタ９の時定数は、４ビット
のフリップフロップ回路１７でクロック２パルス分に設
定してあるので、ＤＬＯ入力信号２が図３（ｂ）のよう
に「Ｌ」→「Ｈ」となり、クロックφＢの立上がりでフ
リップフロップ１８がデータをラッチする。これにより
、ＡＮＤ回路２４及び２５，ＮＯＲ回路２６を通してカ
ウンタ回路８のＨＣ１６１（２８），（２９）のロード
を「Ｌ」にした後、クロックφＢの立下がり２パルスが
来るまでロードが「Ｌ」ならば、キャリアを出力する。 そして次のクロックφＢの立上がりでフリップフロップ
１９がデータをラッチし、ＤＬＯ出力４が「Ｌ」→「Ｈ
」になるが、クロックφＢの２パルスが来る前に再びＤ
ＬＯ入力信号２が「Ｈ」→「Ｌ」になったならば、上記
と同様な経路を通り、ＨＣ１６１（２８），（２９）の
ロードを「Ｈ」にし、カウンタ回路８はリセットされる
。
のフリップフロップ回路１７でクロック２パルス分に設
定してあるので、ＤＬＯ入力信号２が図３（ｂ）のよう
に「Ｌ」→「Ｈ」となり、クロックφＢの立上がりでフ
リップフロップ１８がデータをラッチする。これにより
、ＡＮＤ回路２４及び２５，ＮＯＲ回路２６を通してカ
ウンタ回路８のＨＣ１６１（２８），（２９）のロード
を「Ｌ」にした後、クロックφＢの立下がり２パルスが
来るまでロードが「Ｌ」ならば、キャリアを出力する。 そして次のクロックφＢの立上がりでフリップフロップ
１９がデータをラッチし、ＤＬＯ出力４が「Ｌ」→「Ｈ
」になるが、クロックφＢの２パルスが来る前に再びＤ
ＬＯ入力信号２が「Ｈ」→「Ｌ」になったならば、上記
と同様な経路を通り、ＨＣ１６１（２８），（２９）の
ロードを「Ｈ」にし、カウンタ回路８はリセットされる
。
【００１４】すなわち、ＤＬＯ入力信号２が図３（ｂ）
の波形のように途中でパルスが入っても、ＤＬＯ出力信
号４は図３（ｇ）のように、途中のパルスは入らず、入
力波形が２パルス以上になってはじめて出力波形が変化
する。その他の各点の波形も、ＤＬＯ入力波形が「Ｈ」
→「Ｌ」になるオン時と同様な動きをする。また、ＣＩ
出力波形３はＤＬＯ出力波形４が「Ｌ」の時は、入力に
どんな波形が入っても「Ｈ」のままである。逆に、波形
が後半のような時、ＤＬＯ出力波形４は「Ｌ」にならず
、ＣＩ出力波形３はＣＩ入力波形１がそのまま出力され
る。
の波形のように途中でパルスが入っても、ＤＬＯ出力信
号４は図３（ｇ）のように、途中のパルスは入らず、入
力波形が２パルス以上になってはじめて出力波形が変化
する。その他の各点の波形も、ＤＬＯ入力波形が「Ｈ」
→「Ｌ」になるオン時と同様な動きをする。また、ＣＩ
出力波形３はＤＬＯ出力波形４が「Ｌ」の時は、入力に
どんな波形が入っても「Ｈ」のままである。逆に、波形
が後半のような時、ＤＬＯ出力波形４は「Ｌ」にならず
、ＣＩ出力波形３はＣＩ入力波形１がそのまま出力され
る。
【００１５】図４は本発明の他の実施例を示す図１相当
の概略ブロック図であり、図５は図４の具体的な回路構
成図である。この実施例において図１のものと異なる点
は、時定数設定レジスタ９に代えてオン（ＯＮ）時定数
設定レジスタ１１とオフ（ＯＦＦ）時定数設定レジスタ
１２を用い、それらレジスタ１１，１２に設定される時
定数をセレクタ１３を通してカウンタ回路８に入力する
ことにより、上記実施例と同様に外部電話のダイヤルに
よるＣＩ信号の誤検出を防止するようにしたことである
。
の概略ブロック図であり、図５は図４の具体的な回路構
成図である。この実施例において図１のものと異なる点
は、時定数設定レジスタ９に代えてオン（ＯＮ）時定数
設定レジスタ１１とオフ（ＯＦＦ）時定数設定レジスタ
１２を用い、それらレジスタ１１，１２に設定される時
定数をセレクタ１３を通してカウンタ回路８に入力する
ことにより、上記実施例と同様に外部電話のダイヤルに
よるＣＩ信号の誤検出を防止するようにしたことである
。
【００１６】この場合、オン時定数設定レジスタ１１お
よびオフ時定数設定レジスタ１２は８ビットのフリップ
フロップ１７からなり、上位４ビットをオン時定数設定
レジスタ１１、下位４ビットをオフ時定数設定レジスタ
１２として用いている。またセレクタ１３は例えばＨＣ
１５８を用い、そのＳ入力にはシーケンサ回路７内のフ
リップフロップ１９のＱ出力が選択信号（３）として送
出されている。ここで、オン時定数設定レジスタ１１に
設定するオン時定数は、入力信号が「Ｈ」→「Ｌ」とな
ってから出力が「Ｈ」→「Ｌ」になるまでの時間とし、
オフ時定数設定レジスタ１２に設定するオフ時定数は、
入力信号が「Ｌ」→「Ｈ」となってから出力が「Ｌ」→
「Ｈ」になるまでの時間とする。なお、図中同一符号は
同一または相当部分を示している。
よびオフ時定数設定レジスタ１２は８ビットのフリップ
フロップ１７からなり、上位４ビットをオン時定数設定
レジスタ１１、下位４ビットをオフ時定数設定レジスタ
１２として用いている。またセレクタ１３は例えばＨＣ
１５８を用い、そのＳ入力にはシーケンサ回路７内のフ
リップフロップ１９のＱ出力が選択信号（３）として送
出されている。ここで、オン時定数設定レジスタ１１に
設定するオン時定数は、入力信号が「Ｈ」→「Ｌ」とな
ってから出力が「Ｈ」→「Ｌ」になるまでの時間とし、
オフ時定数設定レジスタ１２に設定するオフ時定数は、
入力信号が「Ｌ」→「Ｈ」となってから出力が「Ｌ」→
「Ｈ」になるまでの時間とする。なお、図中同一符号は
同一または相当部分を示している。
【００１７】次に動作について図６を用いて説明する。
図６は図４及び図５の各部の入出力信号波形の変化を示
したものであり、ＣＩ入力信号１とＤＬＯ入力信号２は
、図６（ａ）及び（ｂ）示すように変化するものとする
。ここで、これらＣＩ入力信号１とＤＬＯ入力信号２は
、図６（ａ）及び（ｂ）に示す波形の前半は外部電話に
よるダイヤル時、後半はＣＩ信号検出時を想定している
。
したものであり、ＣＩ入力信号１とＤＬＯ入力信号２は
、図６（ａ）及び（ｂ）示すように変化するものとする
。ここで、これらＣＩ入力信号１とＤＬＯ入力信号２は
、図６（ａ）及び（ｂ）に示す波形の前半は外部電話に
よるダイヤル時、後半はＣＩ信号検出時を想定している
。
【００１８】まず、リセット信号ＲＴを「Ｌ」にして（
図６（ｃ））、シーケンサ回路７とカウンタ回路８及び
レジスタ１１，１２を初期状態にする。すると初期状態
では、シーケンサ回路７の各フリップフロップ１８，１
９がリセットされ、図６（ｈ）に示すＤＬＯ出力信号４
の波形，及び図６（ｉ）に示すＣＩ出力信号３の波形は
共に「Ｈ」になっている。次に外部電話によるダイヤル
時に、ＤＬＯ入力信号２が「Ｈ」→「Ｌ」になると、シ
ーケンサ回路７は動作してそのフリップフロップ１８が
図６（ｄ）に示すクロックφＢ の立上がりでラッチし
、同時にカウンタ回路８を動作させるために、ＯＲ回路
２６の出力（１）は図６（ｆ）のように「Ｌ」になる。 この時、レジスタ１１のオン時定数はクロックφＢ の
２パルス分に設定してあるとする。初期状態ではセレク
タ１３の選択信号（３）はシーケンサ回路７内のフリッ
プフロップ１９から図６（ｅ）のように「Ｌ」であり、
オン時定数側を選択している。
図６（ｃ））、シーケンサ回路７とカウンタ回路８及び
レジスタ１１，１２を初期状態にする。すると初期状態
では、シーケンサ回路７の各フリップフロップ１８，１
９がリセットされ、図６（ｈ）に示すＤＬＯ出力信号４
の波形，及び図６（ｉ）に示すＣＩ出力信号３の波形は
共に「Ｈ」になっている。次に外部電話によるダイヤル
時に、ＤＬＯ入力信号２が「Ｈ」→「Ｌ」になると、シ
ーケンサ回路７は動作してそのフリップフロップ１８が
図６（ｄ）に示すクロックφＢ の立上がりでラッチし
、同時にカウンタ回路８を動作させるために、ＯＲ回路
２６の出力（１）は図６（ｆ）のように「Ｌ」になる。 この時、レジスタ１１のオン時定数はクロックφＢ の
２パルス分に設定してあるとする。初期状態ではセレク
タ１３の選択信号（３）はシーケンサ回路７内のフリッ
プフロップ１９から図６（ｅ）のように「Ｌ」であり、
オン時定数側を選択している。
【００１９】これにより、カウンタ回路８内でクロック
φＢ の２パルス分カウント後、そのＣＯ出力として図
６（ｇ）のようにシーケンサ回路７にパルスを返す。す
るとシーケンサ回路７はそのパルスを受けてフリップフ
ロップ１９がクロックφＢ の立上がりでセットし、Ｄ
ＬＯ出力信号４を、図６（ｈ）の波形のように「Ｌ」に
する。また、カウンタ回路８の動作を終了にするため、
ＮＯＲ回路２６を通して図６（ｈ）のように「Ｈ」にし
、セレクタ１３はオン時定数レジスタ１１からオフ時定
数レジスタ１２側に切換えるため、図６（ｅ）の波形の
ように「Ｌ」→「Ｈ」になる。
φＢ の２パルス分カウント後、そのＣＯ出力として図
６（ｇ）のようにシーケンサ回路７にパルスを返す。す
るとシーケンサ回路７はそのパルスを受けてフリップフ
ロップ１９がクロックφＢ の立上がりでセットし、Ｄ
ＬＯ出力信号４を、図６（ｈ）の波形のように「Ｌ」に
する。また、カウンタ回路８の動作を終了にするため、
ＮＯＲ回路２６を通して図６（ｈ）のように「Ｈ」にし
、セレクタ１３はオン時定数レジスタ１１からオフ時定
数レジスタ１２側に切換えるため、図６（ｅ）の波形の
ように「Ｌ」→「Ｈ」になる。
【００２０】そしてレジスタ１２のオフ時定数を、クロ
ックφＢ の２パルス分に設定してあるとすると、ＤＬ
Ｏ入力信号２が図６（ｂ）の波形のように途中でパルス
が入っても、ＤＬＯ出力信号４は図６（ｈ）のように、
途中のパルスは入らず、入力波形が２パルス以上になっ
てはじめて出力波形が変化する。その他の各点の波形も
、オン時と同様な動きをする。また、ＣＩ出力波形３は
ＤＬＯ出力波形４が「Ｌ」の時は、入力にどんな波形が
入っても「Ｈ」のままである。逆に、波形が後半のよう
な時、ＤＬＯ出力波形４は「Ｌ」にならず、ＣＩ出力波
形３はＣＩ入力波形１がそのまま出力される。このよう
に本実施例によると、図１の実施例と同様に、オン時定
数及びオフ時定数設定レジスタ１１，１２に書き込む値
を変えることによってその時定数の変更が可能であり、
またセレクタ１３によりオン時定数およびオフ時定数の
切換えを行うことができる。
ックφＢ の２パルス分に設定してあるとすると、ＤＬ
Ｏ入力信号２が図６（ｂ）の波形のように途中でパルス
が入っても、ＤＬＯ出力信号４は図６（ｈ）のように、
途中のパルスは入らず、入力波形が２パルス以上になっ
てはじめて出力波形が変化する。その他の各点の波形も
、オン時と同様な動きをする。また、ＣＩ出力波形３は
ＤＬＯ出力波形４が「Ｌ」の時は、入力にどんな波形が
入っても「Ｈ」のままである。逆に、波形が後半のよう
な時、ＤＬＯ出力波形４は「Ｌ」にならず、ＣＩ出力波
形３はＣＩ入力波形１がそのまま出力される。このよう
に本実施例によると、図１の実施例と同様に、オン時定
数及びオフ時定数設定レジスタ１１，１２に書き込む値
を変えることによってその時定数の変更が可能であり、
またセレクタ１３によりオン時定数およびオフ時定数の
切換えを行うことができる。
【００２１】なお、上記実施例ではＤＬＯ信号とＣＩ信
号の影響を除去する場合を示したが、同様な状況の２つ
の信号でも同じような効果が期待できる。
号の影響を除去する場合を示したが、同様な状況の２つ
の信号でも同じような効果が期待できる。
【００２２】
【発明の効果】以上のように本発明によれば、従来、抵
抗やコンデンサ等のアナログ回路で処理を行っていた部
分を論理素子やフリップフロップ等のデジタル回路で構
成し、その時定数の設定に際しレジスタに書き込む値を
変えるようにしたので、波形の違う２入力信号の誤検出
をなくすとともに、その際の時定数の設定を単独あるい
はオン，オフ別個にソフトウェアで設定できる。そのた
め、微調整が容易でかつ精度の高い検出を行うことがで
きる効果がある。
抗やコンデンサ等のアナログ回路で処理を行っていた部
分を論理素子やフリップフロップ等のデジタル回路で構
成し、その時定数の設定に際しレジスタに書き込む値を
変えるようにしたので、波形の違う２入力信号の誤検出
をなくすとともに、その際の時定数の設定を単独あるい
はオン，オフ別個にソフトウェアで設定できる。そのた
め、微調整が容易でかつ精度の高い検出を行うことがで
きる効果がある。
【図１】本発明によるシーケンサ装置の一実施例を示す
概略ブロック図である。
概略ブロック図である。
【図２】図１の具体的な回路構成図である。
【図３】図１ないし図２の実施例の動作を説明する各部
の信号波形を示す図である。
の信号波形を示す図である。
【図４】本発明の他の実施例を示す概略ブロック図であ
る。
る。
【図５】図４の具体的な回路構成図である。
【図６】図４ないし図５の実施例の動作を説明する各部
の信号波形を示す図である。
の信号波形を示す図である。
【図７】従来技術の一例を示す回路構成図である。
【図８】図７の従来例の動作を説明する各部の信号波形
を示す図である。
を示す図である。
【図９】図７の従来例の動作を説明する各部の信号波形
を示す図である。
を示す図である。
１ ＣＩ入力信号
２ ＤＬＯ入力信号
３ ＣＩ出力信号
４ ＤＬＯ出力信号
６ ＮＡＮＤ回路
７ シーケンサ回路
８ カウンタ回路
９ 時定数レジスタ
１１ オン時定数設定レジスタ
１２ オフ時定数設定レジスタ
１３ セレクタ
Claims (2)
- 【請求項１】 ＡＮＤ回路，ＯＲ回路，フリップフロ
ップ等からなり波形の異なる２つの入力信号を制御して
その出力を決定するシーケンサ回路と、前記入力信号に
応じてその時定数を設定する時定数設定レジスタと、前
記シーケンサ回路から送出される始動，停止信号によっ
て制御され、かつ前記レジスタに書き込まれた時定数の
値により所定の期間をカウントするカウンタ回路とを備
え、このカウンタ回路のカウント出力を前記シーケンサ
回路に送出してその出力に基づき前記２つの入力信号の
誤検出を防止するようにしたことを特徴とするシーケン
サ装置。 - 【請求項２】 ＡＮＤ回路，ＯＲ回路，フリップフロ
ップ等からなり波形の異なる２つの入力信号を制御して
その出力を決定するシーケンス回路と、前記入力信号に
応じてそのオン時定数とオフ時定数をそれぞれ設定する
オン時定数設定レジスタおよびオフ時定数設定レジスタ
と、前記オン時定数設定レジスタとオフ時定数設定レジ
スタを切換えるセレクタと、前記シーケンサ回路から送
出される始動，停止信号によって制御され、かつ前記オ
ン時定数設定レジスタ，オフ時定数設定レジスタにそれ
ぞれ書き込まれた時定数の値により所定の期間をカウン
トするカウンタ回路とを備え、このカウンタ回路のカウ
ント出力を前記シーケンサ回路に送出してその出力に基
づき前記２つの入力信号の誤検出を防止するようにした
ことを特徴とするシーケンサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004292A JP2643607B2 (ja) | 1991-01-18 | 1991-01-18 | シーケンサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004292A JP2643607B2 (ja) | 1991-01-18 | 1991-01-18 | シーケンサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243353A true JPH04243353A (ja) | 1992-08-31 |
| JP2643607B2 JP2643607B2 (ja) | 1997-08-20 |
Family
ID=11580444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004292A Expired - Fee Related JP2643607B2 (ja) | 1991-01-18 | 1991-01-18 | シーケンサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643607B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731116A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Stational induction electrical machinery and apparatus |
| JPS5859259U (ja) * | 1981-10-16 | 1983-04-21 | 神田通信工業株式会社 | 信号識別回路 |
| JPS6072053U (ja) * | 1983-10-24 | 1985-05-21 | 富士通株式会社 | リンガ−検出装置 |
-
1991
- 1991-01-18 JP JP3004292A patent/JP2643607B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731116A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Stational induction electrical machinery and apparatus |
| JPS5859259U (ja) * | 1981-10-16 | 1983-04-21 | 神田通信工業株式会社 | 信号識別回路 |
| JPS6072053U (ja) * | 1983-10-24 | 1985-05-21 | 富士通株式会社 | リンガ−検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643607B2 (ja) | 1997-08-20 |
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