JPH0540645A - パリテイ計数回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路構成を簡素にし、回路規模を縮小する。 【構成】 初期設定信号１０５がクロック１０１の１周
期の間、論理“０”となると、バッファ２の出力はハイ
インピーダンスとなる。その結果、抵抗４の作用によっ
てエクスクルーシブオア回路３の一方の入力端子に供給
される信号１０６は必ず論理“０”となる。従ってこの
ときオア回路３の出力信号１０２はデータ信号１０７だ
けによって決まり、一つ前のパリティ計数区間における
計数結果の影響は受けない。すなわち、初期設定信号１
０５が論理“０”となると、計数器１の初期設定が行わ
れ、同時に新たなパリティ計数が開始される。従って、
パリティ計数区間が連続する場合でも、従来のようにフ
リップフロップ１をリセットするための信号を生成する
複雑な回路を設けることなく初期設定を行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信に使用
されるパリティ計数回路に関するものである。

【０００２】

【従来の技術】従来のパリティ計数回路の一例を図３に
示す。このパリティ計数回路は計数器として機能するＤ
タイプのフリップフロップ１１と、比較器として機能す
るエクスクルーシブオア回路３と、初期設定信号変換回
路１２とにより構成されている。オア回路３の一方の入
力端子にはデータ信号１０７（図４参照）が入力されて
おり、オア回路３はデータ信号１０７と、フリップフロ
ップ１１の反転出力信号１０４とを比較し、それらが一
致した場合には論理“０”の信号を出力し、一致しない
場合には論理“１”の信号を出力する。そして、フリッ
プフロップ１１はこのオア回路の出力信号１０２をクロ
ック１０１の立上りに同期して取り込む。その結果、デ
ータ信号１０７に含まれる値が論理“１”または論理
“０”である信号の数、すなわちパリティ計数結果が、
信号１０３としてフリップフロップ１１から出力され
る。なお、クロック１０１はデータ信号１０７が同期し
ているクロックであり、データ信号１０７の値はこのク
ロックの立下りに同期して変化する。

【０００３】このようなパリティ計数を所定の信号数
（すなわちビット数）ごとに行うため、所定数のクロッ
クごとに論理“０”となる初期設定信号１０５が入力さ
れる。この信号により初期設定信号変換回路１２は、初
期設定信号２０１を生成して出力し、フリップフロップ
１１をリセットする。すなわち、初期設定信号１０５が
論理“０”となるごとにフリップフロップ１１はリセッ
トされ、パリティ計数回路は新たにパリティ計数を開始
する。

【０００４】

【発明が解決しようとする課題】しかし、このような従
来のパリティ計数回路では、計数区間が連続している場
合、初期設定信号１０５がローレベルになると、次のク
ロック１０１の立上りまでにフリップフロップ１１をリ
セットしなければならないため、初期設定信号変換回路
１２は図４に示すように、極めて限定されたタイミング
で初期設定信号２０１として幅の狭いパルスを生成し、
フリップフロップ１１に与えなければならない。その結
果、初期設定信号変換回路１２は、複雑な制御を行わな
ければならず、構成が複雑で大規模なものとなってい
る。

【０００５】本発明の目的は、このような欠点を除去
し、回路構成が簡素で、規模の小さいパリティ計数回路
を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、第１のデータ
信号列に含まれる値が論理“１”の信号または値が論理
“０”の信号の数を、一定の期間ごとに計数するパリテ
ィ計数回路において、第２のデータ信号列と、そのデー
タ信号列が同期しているクロックとを入力とし、前記第
２のデータ信号列に含まれる値が論理“１”または
“０”である信号の数を計数し、計数結果を表す信号
と、その反転信号とを出力する計数器と、所定の論理値
の信号または前記計数器が出力する前記反転信号のいず
れかを初期設定信号にもとづいて選択し、出力する選択
器と、この選択器の出力信号と、前記第１のデータ信号
列とを比較し、比較結果を表す信号を前記第２のデータ
信号列として前記計数器に出力する比較器とを備えたこ
とを特徴とする。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるパリティ計数回路の一例
を示す。このパリティ計数回路は計数器として機能する
Ｄタイプのフリップフロップ１と、比較器として機能す
るエクスクルーシブオア回路３と、選択器として機能す
るトライステートのバッファ２および抵抗４とにより構
成されている。そして、データ信号１０７（図２参照）
はオア回路３の一方の入力端子に入力され、オア回路３
の出力端子はフリップフロップ１のデータ入力端子Ｄに
接続されている。フリップフロップ１のクロック入力端
子Ｃにはデータ信号１０７が同期しているクロック１０
１が入力され、フリップフロップ１の非反転出力端子Ｑ
からパリティ計数結果を表す信号１０３が出力される。
また、反転出力端子Ｑ（バー）はバッファ２の入力端子
に接続されている。バッファ２の出力端子はオア回路３
のもう一方の入力端子に接続され、さらにバッファ２の
出力端子とグランドとの間には抵抗４が接続されてい
る。そして、バッファ２の出力制御端子には初期設定信
号１０５が入力されている。

【０００８】次に動作を説明する。初期設定信号１０５
が論理“１”の状態では、バッファ２の出力はアクティ
ブとなっており、フリップフロップ１の反転出力端子か
らの信号１０４がバッファ２を通じてエクスクルーシブ
オア回路３の一方の入力端子に供給される。従って、こ
の場合には回路構成は図３に示した従来のパリティ計数
回路と等価となり、従来どうりの動作によりパリティ計
数を行う。

【０００９】次に、初期設定信号１０５が図２に示すよ
うにクロック１０１の１周期の間、論理“０”となる
と、バッファ２の出力はハイインピーダンスとなる。そ
の結果、抵抗４の作用によってエクスクルーシブオア回
路３の一方の入力端子に供給される信号１０６は必ず論
理“０”となる。従って、この場合にはオア回路３の出
力信号１０２はデータ信号１０７だけによって決まり、
一つ前のパリティ計数区間における計数結果の影響は受
けない。すなわち、初期設定信号１０５が１クロック周
期の間、論理“０”となると、計数器１の初期設定が行
われ、同時に新たなパリティ計数が開始される。

【００１０】このように本実施例のパリティ計数回路で
は初期設定信号変換回路１２は不要であり、簡素な回路
構成で初期設定が行えるようになっている。なお、初期
設定信号１０５は、クロック１０１の所定数ごとにクロ
ック１０１の１周期の間、論理“０”となる信号である
から、簡単な回路で容易に生成することができる。

【００１１】

【発明の効果】以上説明したように本発明によるパリテ
ィ計数回路では、選択器が計数器の反転出力または所定
の論理値の信号のいずれかを初期設定信号にもとづいて
選択し、比較器に出力するようになっているので、初期
設定信号が入力されたとき、比較器による比較結果がそ
れまでのパリティ計数結果に依存しないようにでき、そ
の結果、初期設定と同時に新たなパリティ計数を開始す
ることが可能となる。従って本発明のパリティ計数回路
では、計数区間が連続している場合でも、従来のような
初期設定変換回路は不要であり、回路は簡素で、小規模
となる。

【図面の簡単な説明】

【図１】本発明によるパリティ計数回路の一例を示すブ
ロック図である。

【図２】図１のパリティ計数回路の各部の波形を示す波
形図である。

【図３】従来のパリティ計数回路の一例を示すブロック
図である。

【図４】図３のパリティ計数回路の各部の波形を示す波
形図である。

【符号の説明】

１ Ｄタイプフリップフロップ ２ トライステートバッファ ３ エクスクルーシブオア回路 ４ 抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のデータ信号列に含まれる値が論理
   “１”の信号または値が論理“０”の信号の数を、一定
   の期間ごとに計数するパリティ計数回路において、 第２のデータ信号列と、そのデータ信号列が同期してい
   るクロックとを入力とし、前記第２のデータ信号列に含
   まれる値が論理“１”または“０”である信号の数を計
   数し、計数結果を表す信号と、その反転信号とを出力す
   る計数器と、 所定の論理値の信号または前記計数器が出力する前記反
   転信号のいずれかを初期設定信号にもとづいて選択し、
   出力する選択器と、 この選択器の出力信号と、前記第１のデータ信号列とを
   比較し、比較結果を表す信号を前記第２のデータ信号列
   として前記計数器に出力する比較器とを備えたことを特
   徴とするパリティ計数回路。