JPH04245443A - 完全密着型イメ−ジセンサ - Google Patents
完全密着型イメ−ジセンサInfo
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- JPH04245443A JPH04245443A JP3029412A JP2941291A JPH04245443A JP H04245443 A JPH04245443 A JP H04245443A JP 3029412 A JP3029412 A JP 3029412A JP 2941291 A JP2941291 A JP 2941291A JP H04245443 A JPH04245443 A JP H04245443A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は完全密着型イメージセン
サに係り、特にこのイメージセンサの基板として低コス
トのガラス基板を用いて、ガラス基板上にセンサ部や薄
膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ 以下ＴＦＴという）等を形成して、十分な特
性を得ることの出来る完全密着型イメージセンサに関す
る。
サに係り、特にこのイメージセンサの基板として低コス
トのガラス基板を用いて、ガラス基板上にセンサ部や薄
膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ 以下ＴＦＴという）等を形成して、十分な特
性を得ることの出来る完全密着型イメージセンサに関す
る。
【０００２】
【従来の技術】従来、完全密着型イメージセンサは、例
えば石英基板上に形成されたセンサ部と駆動スイッチや
シフトレジスタを形成するＴＦＴ部から構成される。
えば石英基板上に形成されたセンサ部と駆動スイッチや
シフトレジスタを形成するＴＦＴ部から構成される。
【０００３】図７に従来の完全密着型イメージセンサの
構造説明図を示す。図７において、１１は石英基板、１
２はセンサ部、１３は遮光層、１４はＴＦＴ部、１５は
多結晶シリコン素子部、１６はゲート電極、１７はゲー
ト酸化膜、１８はアルミ電極、１９は保護膜、２０は接
着剤、２１は薄板ガラス、２２は原稿、２３はセンサ素
子部、２４は照明窓を示す。
構造説明図を示す。図７において、１１は石英基板、１
２はセンサ部、１３は遮光層、１４はＴＦＴ部、１５は
多結晶シリコン素子部、１６はゲート電極、１７はゲー
ト酸化膜、１８はアルミ電極、１９は保護膜、２０は接
着剤、２１は薄板ガラス、２２は原稿、２３はセンサ素
子部、２４は照明窓を示す。
【０００４】図７において、このイメージセンサの下部
より入射する照射光Ａは照明窓を経て原稿で反射してセ
ンサ部１２に入射し、読み取る。これらのセンサ部を駆
動したり制御するための駆動スイッチやシフトレジスタ
はセンサ部１２と同じ石英基板１１上にＴＦＴ部１４に
よって構成されている。
より入射する照射光Ａは照明窓を経て原稿で反射してセ
ンサ部１２に入射し、読み取る。これらのセンサ部を駆
動したり制御するための駆動スイッチやシフトレジスタ
はセンサ部１２と同じ石英基板１１上にＴＦＴ部１４に
よって構成されている。
【０００５】
【発明が解決しようとする課題】従来の完全密着型イメ
ージセンサのＴＦＴ部分は、そのスイッチング速度の早
さなどの理由により、９００℃以上の高温プロセスで形
成されるため、石英基板が用いられている。
ージセンサのＴＦＴ部分は、そのスイッチング速度の早
さなどの理由により、９００℃以上の高温プロセスで形
成されるため、石英基板が用いられている。
【０００６】ところが、石英基板は高価であり、これが
このタイプのイメージセンサのコストアップの原因の１
つになっていた。
このタイプのイメージセンサのコストアップの原因の１
つになっていた。
【０００７】従って本発明の目的は低コストの基板を用
い、その上にＴＦＴを形成しても従来のものと遜色のな
いＴＦＴ部を有する完全密着型イメージセンサを提供す
るもである。
い、その上にＴＦＴを形成しても従来のものと遜色のな
いＴＦＴ部を有する完全密着型イメージセンサを提供す
るもである。
【０００８】
【課題を解決するための手段】前記目的を達成するため
、本発明者は鋭意研究の結果、基板として低コストのガ
ラス基板を用い、ＴＦＴ部は、Ｓｉ２ Ｈ６ ガスを用
いた減圧ＣＶＤ法によって成膜し、アニールすることに
よって得られる粒径が膜厚の１／２ 倍〜４倍の値にな
る、多結晶シリコン、アモルファスシリコン等の非単結
晶半導体層に形成し、センサ部はアモルファス・シリコ
ン（ａ−Ｓｉ）層のＰＩＮ構造である完全密着型構造が
、良い特性を有することを見出した。
、本発明者は鋭意研究の結果、基板として低コストのガ
ラス基板を用い、ＴＦＴ部は、Ｓｉ２ Ｈ６ ガスを用
いた減圧ＣＶＤ法によって成膜し、アニールすることに
よって得られる粒径が膜厚の１／２ 倍〜４倍の値にな
る、多結晶シリコン、アモルファスシリコン等の非単結
晶半導体層に形成し、センサ部はアモルファス・シリコ
ン（ａ−Ｓｉ）層のＰＩＮ構造である完全密着型構造が
、良い特性を有することを見出した。
【０００９】
【実施例】本発明の実施例を図１、図２により説明する
。図１、図２は本発明の一実施例であるイメージセンサ
の製造工程説明図である。
。図１、図２は本発明の一実施例であるイメージセンサ
の製造工程説明図である。
【００１０】まず、非単結晶半導体層を形成するために
、ガラス基板１として、例えば、日本電気ガラス社製の
ネオセラムＮＯ（商品名）基板または保谷ガラス社製の
ＬＥ３０（商品名）基板を用意する。
、ガラス基板１として、例えば、日本電気ガラス社製の
ネオセラムＮＯ（商品名）基板または保谷ガラス社製の
ＬＥ３０（商品名）基板を用意する。
【００１１】ネオセラムガラス基板の組成は表１の如き
である。
である。
【００１２】
【表１】
【００１３】このガラス基板１上にジシラン（Ｓｉ２
Ｈ６ ）ガスを用いた減圧ＣＶＤ法によりアモルファス
シリコン（ａ−Ｓｉ）層２を約１０００Åの厚さに成膜
する（図１（ａ）参照）
Ｈ６ ）ガスを用いた減圧ＣＶＤ法によりアモルファス
シリコン（ａ−Ｓｉ）層２を約１０００Åの厚さに成膜
する（図１（ａ）参照）
【００１４】成膜条件は以下の通りである。
Ｓｉ２ Ｈ６ ガス １００ＳＣＣＭＨｅガス
２００ＳＣＣＭ圧力
０．３ Ｔｏｒｒ加熱温度 ５００℃
〜５７０℃
２００ＳＣＣＭ圧力
０．３ Ｔｏｒｒ加熱温度 ５００℃
〜５７０℃
【００１５】次にａ−Ｓｉ層２をＮ２ 雰囲
気中で５５０℃〜６００℃で８時間〜５６時間加熱し固
相成長によりａ−Ｓｉ層２をポリシリコン層２′とする
。
気中で５５０℃〜６００℃で８時間〜５６時間加熱し固
相成長によりａ−Ｓｉ層２をポリシリコン層２′とする
。
【００１６】その後ポリシリコン層２′をレジストを用
いたドライエッチングによってエッチングし、ボリシリ
コン層２′の島を形成する。このポリシリコン層２′上
にＴＦＴを形成し、ガラス基板１の開孔部１′にセンサ
部を形成することになる（図１（ｂ）参照）。
いたドライエッチングによってエッチングし、ボリシリ
コン層２′の島を形成する。このポリシリコン層２′上
にＴＦＴを形成し、ガラス基板１の開孔部１′にセンサ
部を形成することになる（図１（ｂ）参照）。
【００１７】ポリシリコン層２′を含む基板全体にフィ
ールド酸化膜用のＳｉＯ２ 膜３をＲＦスパッタリング
により形成した後、レジストによりパターニングしてチ
ャンネル部を開孔する（図１（ｃ）参照）。
ールド酸化膜用のＳｉＯ２ 膜３をＲＦスパッタリング
により形成した後、レジストによりパターニングしてチ
ャンネル部を開孔する（図１（ｃ）参照）。
【００１８】基板全体にゲート酸化膜用のＳｉＯ２ 膜
をスパッタ法で次の成膜条件により形成する。 Ｏ２ 圧 ４ミリＴｏｒｒ 使用電力 １．５ ＫＷ 成膜温度 １５０℃ 膜厚 ５００Å〜１５００Å
をスパッタ法で次の成膜条件により形成する。 Ｏ２ 圧 ４ミリＴｏｒｒ 使用電力 １．５ ＫＷ 成膜温度 １５０℃ 膜厚 ５００Å〜１５００Å
【００１９
】次にこの上にゲート電極用のａ−Ｓｉ層を形成した後
、レジストを用いた２段階のエッチングにより、ゲート
電極、ゲート酸化膜のパターニングを行い、ゲート酸化
膜４、ゲート電極５を形成する（図１（ｄ）参照）。
】次にこの上にゲート電極用のａ−Ｓｉ層を形成した後
、レジストを用いた２段階のエッチングにより、ゲート
電極、ゲート酸化膜のパターニングを行い、ゲート酸化
膜４、ゲート電極５を形成する（図１（ｄ）参照）。
【００２０】イオン打ち込み用のマスクとして、一方の
チャンネル部開孔部にレジスト６を形成し、開孔部に例
えばリン（Ｐ）イオンをドープする（図１（ｅ）参照）
。
チャンネル部開孔部にレジスト６を形成し、開孔部に例
えばリン（Ｐ）イオンをドープする（図１（ｅ）参照）
。
【００２１】次にこのレジスト６を剥離し、第２のイオ
ン打ち込みのためのマスク用レジスト７を形成し、開孔
部に例えばホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳ
ＦＥＴを形成する（図１（ｆ）参照）。
ン打ち込みのためのマスク用レジスト７を形成し、開孔
部に例えばホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳ
ＦＥＴを形成する（図１（ｆ）参照）。
【００２２】次にレジスト７を剥離後、Ｎ２ 雰囲気中
で５５０℃〜６００℃で２４時間加熱し、ドーパントの
活性化とゲートａ−Ｓｉ層５のポリシリコン化を行う。 さらに例えばＨ２ 雰囲気中で４００℃３０分間加熱し
て水素化を行い、チャンネル層を含む半導体層の欠陥準
位を減少させる。
で５５０℃〜６００℃で２４時間加熱し、ドーパントの
活性化とゲートａ−Ｓｉ層５のポリシリコン化を行う。 さらに例えばＨ２ 雰囲気中で４００℃３０分間加熱し
て水素化を行い、チャンネル層を含む半導体層の欠陥準
位を減少させる。
【００２３】この後、基板全体にスパッタリングによっ
て層間絶縁膜としてＳｉＯ２ 膜８を形成する（図２（
ａ）参照）。
て層間絶縁膜としてＳｉＯ２ 膜８を形成する（図２（
ａ）参照）。
【００２４】次にＴＦＴの形成されない、即ちポリシリ
コン層２′の開孔部上のＳｉＯ２ 膜８上にセンサ部を
形成する。
コン層２′の開孔部上のＳｉＯ２ 膜８上にセンサ部を
形成する。
【００２５】ＳｉＯ２ 膜８の所定部分にフォトダイオ
ード用の下部電極としてＣｒ膜９を形成後パターニング
し遮光層とし、素子部としてＰＩＮ構造のａ−Ｓｉ膜１
０を形成後、パターニングする。さらにＩＴＯ膜１１を
成膜後パターニングして透明電極を形成し、フォトダイ
オードを完成する（図２（ｂ）参照）。
ード用の下部電極としてＣｒ膜９を形成後パターニング
し遮光層とし、素子部としてＰＩＮ構造のａ−Ｓｉ膜１
０を形成後、パターニングする。さらにＩＴＯ膜１１を
成膜後パターニングして透明電極を形成し、フォトダイ
オードを完成する（図２（ｂ）参照）。
【００２６】次にＴＦＴ側の層間絶縁膜のＳｉＯ２ 膜
８をパターニングして電極用のスルーホールを形成後、
約１０００Åの厚さのＣｒ層と約１μｍの厚さのＡｌ層
から成る２層構造の金属膜１２を成膜する（図２（ｃ）
参照）。
８をパターニングして電極用のスルーホールを形成後、
約１０００Åの厚さのＣｒ層と約１μｍの厚さのＡｌ層
から成る２層構造の金属膜１２を成膜する（図２（ｃ）
参照）。
【００２７】レジストを用いたウェットエッチングによ
りパターニングして電極配線層１２′とし、センサ部と
ＴＦＴ部とを接続する（図２（ｄ）参照）。
りパターニングして電極配線層１２′とし、センサ部と
ＴＦＴ部とを接続する（図２（ｄ）参照）。
【００２８】この後、基板全体に保護膜を形成後、各単
位毎に分断してイメージセンサを完成する。
位毎に分断してイメージセンサを完成する。
【００２９】本発明ではガラス基板上にａ−Ｓｉ層の如
き非単結晶Ｓｉ層を形成するためにジシランガスを使用
しているが、ジシランガスを用いたａ−Ｓｉ膜とシラン
ガスを用いたａ−Ｓｉ膜の特性を表２に示す。
き非単結晶Ｓｉ層を形成するためにジシランガスを使用
しているが、ジシランガスを用いたａ−Ｓｉ膜とシラン
ガスを用いたａ−Ｓｉ膜の特性を表２に示す。
【００３０】
【表２】
【００３１】表２において、膜Ｎｏ． １〜５はジシラ
ンガスを用いて成膜したａ−Ｓｉ膜のデータであり、成
膜条件は、Ｈｅ：２０ＳＣＣＭ、圧力：０．３ Ｔｏｒ
ｒ、Ｓｉ２ Ｈ６ ：１００ＳＣＣＭである。また膜Ｎ
ｏ． ６はシランガスを用いて成膜したものであり、成
膜条件は２０％ＳｉＨ４ ／Ｈｅ：８００ＳＣＣＭ、圧
力０．８ Ｔｏｒｒで成膜したものである。
ンガスを用いて成膜したａ−Ｓｉ膜のデータであり、成
膜条件は、Ｈｅ：２０ＳＣＣＭ、圧力：０．３ Ｔｏｒ
ｒ、Ｓｉ２ Ｈ６ ：１００ＳＣＣＭである。また膜Ｎ
ｏ． ６はシランガスを用いて成膜したものであり、成
膜条件は２０％ＳｉＨ４ ／Ｈｅ：８００ＳＣＣＭ、圧
力０．８ Ｔｏｒｒで成膜したものである。
【００３２】なお、膜Ｎｏ． ５ は膜厚が厚すぎるた
め、また膜Ｎｏ． ６はシランガスを用いているため本
発明の実施例には含まれない。
め、また膜Ｎｏ． ６はシランガスを用いているため本
発明の実施例には含まれない。
【００３３】表２より明らかなように、Ｎｏ． ６に示
すシランガスを用いて成膜するとき、その酸素濃度が大
きいことがわかる。酸素濃度が大きいと結晶粒が成長し
にくい。本発明のように結晶粒径を大きく成長させるた
めには酸素濃度が、２×１０１９／ｃｍ３ 以下と低い
ことにもとづく。
すシランガスを用いて成膜するとき、その酸素濃度が大
きいことがわかる。酸素濃度が大きいと結晶粒が成長し
にくい。本発明のように結晶粒径を大きく成長させるた
めには酸素濃度が、２×１０１９／ｃｍ３ 以下と低い
ことにもとづく。
【００３４】また本発明におけるａ−Ｓｉ膜、ポリシリ
コン膜等の非結晶Ｓｉ膜の膜厚と平均粒径、移動度、し
きい電圧等との関係を図３〜図５に示す。
コン膜等の非結晶Ｓｉ膜の膜厚と平均粒径、移動度、し
きい電圧等との関係を図３〜図５に示す。
【００３５】図３は膜厚が５００Åのとき、図４は膜厚
が１０００Åのとき、図５は膜厚が２０００Åのときの
例を示す。
が１０００Åのとき、図５は膜厚が２０００Åのときの
例を示す。
【００３６】図３により明らかなように、膜厚が５００
Åのとき平均粒径が、２５０Å以下になるとその移動度
は急激に減少する。しかもしきい電圧は１０Ｖ以下と小
さくなる。そして平均粒径が３０００Å以上になると移
動度のバラツキが大きくなる。図４、図５でも同様の傾
向を有する。なお図３〜図５はそれぞれサンプル数ｎ＝
１０、ｎチャンネルの例を示す。
Åのとき平均粒径が、２５０Å以下になるとその移動度
は急激に減少する。しかもしきい電圧は１０Ｖ以下と小
さくなる。そして平均粒径が３０００Å以上になると移
動度のバラツキが大きくなる。図４、図５でも同様の傾
向を有する。なお図３〜図５はそれぞれサンプル数ｎ＝
１０、ｎチャンネルの例を示す。
【００３７】一般に、移動度μは下式によれ得られる。
【００３８】
【数１】
【００３９】ここでＬは粒径、ｑは電荷、ｍ＊ は有効
質量、ＥＢ は粒界の障壁高さを示す。
質量、ＥＢ は粒界の障壁高さを示す。
【００４０】上記数式より明らかな如く、粒径が大きく
なると移動度は比例して大きくなる筈であるが、実際は
粒径が大きくなれば障壁高さが大きくなり、図３〜図５
の如き状態を示すことがわかった。
なると移動度は比例して大きくなる筈であるが、実際は
粒径が大きくなれば障壁高さが大きくなり、図３〜図５
の如き状態を示すことがわかった。
【００４１】さらに平均粒径が大きくなれば、ＳｉＯ２
ゲート酸化膜の下に存在する粒数にバラツキが生じ、
移動度が大きくバラツクことになる。
ゲート酸化膜の下に存在する粒数にバラツキが生じ、
移動度が大きくバラツクことになる。
【００４２】また、図６で示す如く膜厚が増加するとリ
ーク電流が増大する。そして実用デバイスとしてみると
き、リーク電流を１×１０−８（Ａ）以下に抑えること
が望まれる。したがって膜厚は２０００Å程度までがリ
ーク電流でみる限り実用範囲である。なお、図６はｎチ
ャンネルの例を示す。
ーク電流が増大する。そして実用デバイスとしてみると
き、リーク電流を１×１０−８（Ａ）以下に抑えること
が望まれる。したがって膜厚は２０００Å程度までがリ
ーク電流でみる限り実用範囲である。なお、図６はｎチ
ャンネルの例を示す。
【００４３】以上のことにより、移動度のことより膜厚
の最少値は５００Åが好ましく、リーク電流より膜厚の
最大値は２０００Åが好ましいものとなる。
の最少値は５００Åが好ましく、リーク電流より膜厚の
最大値は２０００Åが好ましいものとなる。
【００４４】本発明の如き構造にすることにより、例え
ばＡ４判で読み取り速度 ２．５ｍ・ｓｅｃ ／行、１
６階調、ＭＴＦ（空間周波数変調函数）：５０％、Ｓ／
Ｎ比：２０ｄＢ以上の高性能のイメージセンサを得るこ
とができた。
ばＡ４判で読み取り速度 ２．５ｍ・ｓｅｃ ／行、１
６階調、ＭＴＦ（空間周波数変調函数）：５０％、Ｓ／
Ｎ比：２０ｄＢ以上の高性能のイメージセンサを得るこ
とができた。
【００４５】
【発明の効果】本発明により、高価な石英基板を用いず
、安価なガラス基板上に低温プロセスにより非単結晶半
導体装置やセンサ部を搭載した完全密着型イメージセン
サを形成することができた。これにより性能のよい完全
密着型イメージセンサのコストを大幅に下げることが可
能となった。
、安価なガラス基板上に低温プロセスにより非単結晶半
導体装置やセンサ部を搭載した完全密着型イメージセン
サを形成することができた。これにより性能のよい完全
密着型イメージセンサのコストを大幅に下げることが可
能となった。
【図１】本発明の一実施例の完全密着型イメージセンサ
の製造工程説明図の１部である。
の製造工程説明図の１部である。
【図２】本発明の一実施例の製造工程説明図のうち、図
１の次工程説明図である。
１の次工程説明図である。
【図３】本発明に使用される膜厚５００Åにおける平均
粒径と移動度及びしきい電圧特性図である。
粒径と移動度及びしきい電圧特性図である。
【図４】本発明に使用される膜厚１０００Åにおける平
均粒径と移動度及びしきい電圧特性である。
均粒径と移動度及びしきい電圧特性である。
【図５】本発明に使用される膜厚２０００Åにおける平
均粒径と移動度及びしきい電圧特性である。
均粒径と移動度及びしきい電圧特性である。
【図６】非単結晶Ｓｉ膜の膜厚とリーク電流特性である
。
。
【図７】従来の完全密着型イメージセンサの構造説明図
である。
である。
１ ガラス基板
２ ポリシリコン層
３ ＳｉＯ２ 膜
４ ゲート酸化膜
５ ゲート電極
８ ＳｉＯ２ 膜
９ Ｃｒ膜
１０ ａ−Ｓｉ層
１１ ＩＴＯ膜
１２ Ｃｒ−Ａｌ膜
Claims (4)
- 【請求項１】 ガラス基板上に、平均粒径が膜厚の１
／２ 倍〜４倍の値になる非単結晶半導体層に形成され
た薄膜トランジスタ部と、半導体光センサ部とを配置す
ることを特徴とする完全密着型イメージセンサ。 - 【請求項２】 前記非単結晶半導体層はジシランガス
を用いたＣＶＤ法で成膜後アニールして形成することを
特徴とする請求項１に記載した完全密着型イメージセン
サ。 - 【請求項３】 前記非単結晶半導体層の膜厚は５００
Å〜２０００Åであることを特徴とする請求項１または
請求項２記載の完全密着型イメージセンサ。 - 【請求項４】 前記半導体光センサ部はアモルファス
シリコン層のＰＩＮ構造のフォトダイオードであること
を特徴とする請求項１に記載した完全密着型イメージセ
ンサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029412A JPH04245443A (ja) | 1991-01-30 | 1991-01-30 | 完全密着型イメ−ジセンサ |
| US07/825,552 US5298455A (en) | 1991-01-30 | 1992-01-27 | Method for producing a non-single crystal semiconductor device |
| EP19920300787 EP0497592A3 (en) | 1991-01-30 | 1992-01-30 | Non single crystal semiconductor device and manufacturing method |
| US08/189,498 US5442198A (en) | 1991-01-30 | 1994-01-31 | Non-single crystal semiconductor device with sub-micron grain size |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029412A JPH04245443A (ja) | 1991-01-30 | 1991-01-30 | 完全密着型イメ−ジセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245443A true JPH04245443A (ja) | 1992-09-02 |
Family
ID=12275419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029412A Pending JPH04245443A (ja) | 1991-01-30 | 1991-01-30 | 完全密着型イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576222A (en) * | 1992-01-27 | 1996-11-19 | Tdk Corp. | Method of making a semiconductor image sensor device |
| US7622335B2 (en) | 1992-12-04 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film transistor device |
-
1991
- 1991-01-30 JP JP3029412A patent/JPH04245443A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576222A (en) * | 1992-01-27 | 1996-11-19 | Tdk Corp. | Method of making a semiconductor image sensor device |
| US7622335B2 (en) | 1992-12-04 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film transistor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020226 |